TW544720B - Method of testing a memory device in a merged memory and logic apparatus - Google Patents

Description

544720 Α7 __ Β7 五、發明説明（/ ) 發明之背景 發明之領域 本發明有關於一種合倂記憶體及邏輯裝置(下文中簡稱 爲MML)，其以一記憶體裝置和一邏輯電路履行於一個晶 片上，而更特別的是，有關在MML裝置中的一種測試 DRAM(動態隨機存取記憶體)之方法，用以減少測試的時間 〇 習知枝術之說明 現今用來執行特殊功能的中央處理單元和處理器已經 朝著提高處理速度來發展。實際上，自從1986年，中央處 理單元的處理速度已經每年大約提高60%左右了。於其間 ，DRAM的存取時間每年大約縮減10%左右。所以，處理 器和DRAM兩者之間在處理速度上的差距已經逐漸地拉大 了。 經濟部中央標準局員工消費合作社印製 最近，一種MML裝置已經發展來加大資料的頻寬以 及減少RC的傳播時間，其中的RC傳播時間乃是由於在晶 片之間匯流排線路的電阻値以及接腳的負載電容値所引起 的。其MML裝置具有實現於一個晶片上的記憶體裝置和 邏輯電路。 在記憶體裝置和邏輯電路實現於一個晶片上的情況下 ，沒有只用來測試記憶體裝置的設備。並且，就測試而言 ，包含於MML裝置的記億體裝置比傳統的記憶體裝置還 要花費更高的成本。

通常，包含於MML裝置的記憶體裝置，例如DRAM 3 適用中國國家標準（CNS ) Λ4規格" 一 544720 A7 五、發明説明（i ) ’使用種種的方式來測試。這是因爲mml裝置乃是根據 各種形狀明確的標準所製造的。明確的標準則是由行商或 製造者所制定的，並且包含了資料的傳輸系統以及資料的 頻寬等等。選擇測試DRAM的方法則必須基於資料的傳輸 系統以及資料的頻寬等等。 發明槪要 爲了除去如此的一個缺點，本發明提供一種測試方法 ，適合於測試在MML裝置中的記憶體裝置，並且適合於 減少測試的時間。 本發明的測試方法能夠用於測試傳統DRAM的測試設 備以及相關的測試系統。 根據本發明的一個觀點，在具有記憶體裝置和邏輯電 路的MML裝置中的記憶體裝置之測試方法所包含的步驟 爲：設置一個多工裝置，以控制記憶體裝置和處理器的操 作；依照從多工裝置所輸出的一個模式信號，有選擇性地 驅動記憶體裝置；其中，當模式信號被致能，其中的mml 裝置具有一種測試模式，只用來驅動記憶體裝置，而當模 經濟部中央標準局員工消費合作社印製 式信號被除能，則MML裝置處於處理器模式，以驅動記 憶體裝置和處理器。 根據本發明的另一個觀點，在具有記憶體裝置和邏輯 電路的MML裝置中的記憶體裝置之測試方法所包含的步 驟爲：經由一個測試接腳輸入一個測試信號；從外部供應 多數個的控制丨g號、一個位址信號和資料到一個多工裝置 ;提供一個內部控制信號、一個內部位址信號以及一個內 ________ 4 本纸悵尺度適用中國國家標準（ 544720 Λ 7 Β7 五、發明説明（ U多工裝置輸出而到邏輯電路和記憶體裝置的 其中，當測試信號被致能，則藉由儲存 勺信號來測試記憶體裝置，而當測試信號被 除目匕則_職和記憶體裝置兩者皆被驅動。 根據本發麵另—麵點，在具_憶體_和邏輯 電路的MML裝置中的記憶體裝置之測試方法所包含的步 驟爲·從外部接收多數個的控制信號、一個位址信號以及 資料；將其多數個的控制信號組合，以產生一個測試信號 ;從外部將該多數個的控制信號、位址信號以及資料供應 到多工裝置；反應該測試信號，以提供一個內部控制信號 、一個位址信號以及資料，從多工裝置輸出至邏輯電路和 記億體裝置的一個輸入緩衝器，其中，當測試信號被致能 時’則藉由儲存在輸入緩衝器的信號來測試其中的記憶體 裝置’而當測試信號被除能，則邏輯電路和記憶體裝置兩 者皆被驅動。 圖式簡單說明 經濟部中央標隼局員工消費合作衽印製 參照附圖，藉由以下本發明較佳實施例之詳細說明， 本發明這些和其它的目的將會是顯而易見的，其中： 圖1爲一個MML裝置方塊圖，其MML裝置具有記憶 體裝置和邏輯電路，乃是根據本發明一個實施例； 圖2爲一個圖1所示的多工器之詳細方塊圖； 圖3a顯示圖1所示的DRAM之一個輸入路徑； 圖3b顯不圖1所不的DRAM 30之輸出路徑； 圖4a爲多工器實施例之一個詳細電路圖； 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210 ' 2〔)7公趁 544720 A7 B7 五、發明説明（士） 圖4b爲多工器另一個實施例之詳細電路圖； 圖4c爲多工器另一個實施例之詳細電路圖； 較佳實施例之詳細說明 圖1爲一個MML裝置之示意方塊圖，其適用於本發 明的一種測試方法。在圖1中，其MML裝置包含一個多 工器10、處理器20和DRAM 30。而多工器10將於圖2 中說明。 須要用來運作DRAM 30的控制信號、位址信號和資 料經由接腳供給MML裝置。其控制信號包含一個列位址 閃控信號/RAS、一個行位址閃控信號/CAS、一個寫入致能 信號/WE、一個輸出致能信號/OE等等。那些接腳使其功 能相當於在傳統DRAM封裝上所安置的接腳功能。換言之 ，每一個接腳皆包含一個靜電式放電電路。 外部控制信號、外部位址信號以及外部資料供給多工 器10。多工器10輸出內部的控制信號、內部的位址信號 以及內部的資料，供給DRAM 30。多工器10的輸出信號 有選擇地供給處理器20和DRAM 30。 經濟部中央標準局員工消費合作社印製 在解釋本發明的測試方法之前，將先說明處理器模式 和DRAM測試模式。 在處理器模式中，DRAM 30之運作乃是反應於來自處 理器20的輸出信號。此外，來自處理器20的輸出信號則 經由多工器10供給DRAM 30。 於其間，外部的控制信號、外部的位址信號以及外部 的資料直接供給DRAM 30。此外，外部的控制信號、外部 6 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210 >< 297公越1 ' ~ 544720 A7 B7 _ 五、發明説明（t ) 的位址信號以及外部的資料則經由多工器10供給DRAM 30 ° 一個控制信號經由接腳TEST供給多工器10來選擇處 理器模式和DRAM測試模式之其中一個。例如，當具有高 電壓的控制信號供給接腳TEST時，則選擇DRAM的測試 模式，而在接腳TEST上的控制信號具有低電壓的期間中 ，則選擇處理器的模式。 圖2闡述一個如圖1所示的多工器之詳細架構。 參照圖2，多工器10包含一個控制信號多工器11、 一個位址信號多工器12、一個讀取資料多工器13以及一 個寫入資料多工器14。 控制信號多工器11表面上接收一個列位址閃控信號

/RAS、一個行位址閃控信號/CAS、一個寫入致能信號/WE 、一個輸出致能信號/OE等等，並且將它們提供給一個包 含於DRAM 30的控制信號緩衝器31，以充當一個內部的 列位址閃控信號、一個內部的行位址閃控信號、一個內部 的寫入致能信號、一個內部的輸出致能信號等等。 位址信號多工器12從外部輸入位址信號A0、A1、... 經濟部中央標準局員工消費合作社印製 、An，並且將它們輸出給一個DRAM 30中的位址緩衝器 32，以充當一個內部的位址信號。 讀取資料多工器13有選擇地從DRAM 30傳輸一個讀 取資料到處理器20或到MML裝置的一個資料輸出緩衝器 〇 寫入資料多工器I4將來自處理器20或來自MML裝 _______ _ 7 本紙張尺度適用中國國家標準（CNS )八4蚬格（210X2Q7公筇） 544720

經濟部中央標準局員工消費合作社印I A7 _ B7 ____ 五、發明説明（6 ) 置的一個資料輸出緩衝器之寫入資料提供給DRAM 30。 圖3a闡述一個輸入路徑，其沿著信號經由多工器10 行至DRAM。在圖3a中，處理器20的控制下，多工器10 從接腳傳輸外部的信號到DRAM 30的一個輸入緩衝器。 圖3b顯示輸出路徑，其乃是由於輸出其來自DRAM 3〇的資料。參照圖3b，從DRAM 30所讀出的資料經由 DRAM 30的讀取線供給多工器10。因此，多工器10從 DRAM 30的讀取線，傳輸資料到處理器20或一個輸出的 緩衝器。 圖3a和3b所示的多工器能夠以傳輸閘和反向器來實 現，其如圖4a、4b和4c所示的。 在圖4a中，如果測試信號具有一個1的邏輯數値，則 其資料傳輸到資料_測試端，以執行測試模式。在測試模式 期間，只有DRAM被致能，而處理器20則被除能。另一 方面，當測試信號具有一個〇的邏輯數値，則傳輸資料到 資料_贊同端，且處理器20執行一般的操作。在此情況下 ，DRAM 30和處理器2〇兩者皆被致能。 在圖4b和4c中，根據測試信號的邏輯數値，輸入信 號ini和in2有選擇地供給一個輸出端outl。輸入信號ini 和in2的其中一個象徵DRAM的測試模式，而另外一個的 輸入信號則是表示處理器模式。 圖4a所示的測試信號直接供給測試接腳，而圖4b和 4c的測試信號則是藉由從外部輸入的控制信號之組合所產 生的。換言之，外部的控制信號以所組合的狀態而供應至 8 度適用中國國家標準（CNS ) Μ規格(2丨0 X、297公發） (請先閲讀背面之注意事項再埴_尽頁) -裝 、11 線 544720 A7 B7 --- 五、發明説明（ 多工器10，來允許執行DRAM的測試模式。 在DRAM的測試模式中所執行的測試程序將如下說明 〇 首先，在控制信號、位址信號和資料供給至多工器之 則，測I式fg號被致能。然後，多工器1 0將控制信號、位址 信號和資料供給DRAM 30的輸入緩衝器，以充當內部的 控制信號、內部的位址信號以及內部的資料。因此， DRAM 30經由其輸入緩衝器而反應來自多工器的信號 ，並且以類似傳統DRAM的方式來執行一個讀出操作或一 個寫入操作。 經由如上所述的測試程序，能夠在用來測試傳統 DRAM的相同系統中，測試包含於MML裝置的DRAM。 換言之’本發明的測試方法能夠使用測試傳統系統中的傳 統DRAM之設備，來測試MML裝置的DRAM。所以，本 發明的測試方法具有測試包含於MML裝置的DRAM以及 減少測試所需的時間和成本的靈巧性。 經濟部中央標準局員工消費合作社印製 儘管已經藉由圖式所示的實施例來說明本發明，一般 的技術人員應該了解到，在此技術中本發明並不受限於其 實施例，但種種的改變或修正在不偏離本發明的精神之下 係可能的。所以，本發明的觀點將只藉由所附的申請專利 範圍和等效物決定。 本、说尺/人適用中國囤家標準（CNs ) ^规格（2丨()X 297公聲）

Claims (1)

1. 544720 A8 B8 C8 D8 六、申請專利範圍 供應自多工裝置輸出的一個內部控制信號、一個內部 位址信號和一個內部資料到邏輯電路和記憶體裝置的一個 輸入緩衝器； 其中當測試信號被致能，則藉由儲存於輸入緩衝器的 信號來測試記憶體裝置，而當測試信號被除能，則邏輯電 路和記憶體裝置兩者皆被驅動。 5· —種測試包含於一個合倂記憶體和邏輯裝置中的記 億體裝置之方法，該合倂記憶體和邏輯裝置係包含該記憶 體裝置及具有一個處理器的邏輯電路，該方法包含： 從外部接收多數個的控制信號、一個位址信號和資料 j 將多數個的控制信號組合以產生測試信號； 從外部供應多數個的控制信號、一個位址信號以及資 料到一個多工裝置；以及 反應其測試信號，而從多工裝置供應一個內部控制信 號、一個內部位址信號和內部資料到邏輯電路和記憶體的 一個輸入緩衝器； 其中當測試信號被致能，則藉由儲存於輸入緩衝器的 信號來測試記憶體裝置，而當測試信號被除能，則邏輯電 路和記憶體裝置兩者皆被驅動。 6.根據申請專利範圍第5項之方法，其中的多數個的 控制信號包含一個列位址閃控信號、一個行位址閃控信號 、一個寫入致能信號以及一個輸出致能信號。 2 中國國家標準(CNS)A4規格(210 X 297公釐) " . -.............................................................、11................^ (請先閲讀背面之注意事項再塡寫本頁)