TW538341B - A method and apparatus for levelizing transfer delays for a channel of devices such as memory devices in a memory subsystem - Google Patents
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Description
538341 經濟部智慧財產局員工消費合作社印製 A7 五、發明說明(2 ) 開始或開始。 塑許多先前技藝記憶子系統在單匯流排週期過程中需要 二:t組'己:!裝置。雖然響應時間可程控成不同値或 眦、冋如山 ., ,的貝枓預期會在相同的時 脈週期内到達記憶體控制器。 長相冋時脈週期過程中塑膺 的所有裝置之系統不需要延遲平均· 曰心 主 g,然而,此設計需要筇 貝的印刷電路板及有限的可達成的頻寬。 j一方面,一些系統包括位在沿著-相當冗長的匯流排 或通迢’’的裝置,以致於系統在單—匯流排時脈過程中不 必沿著匯流排而嘗試完成資料傳輸。事實上,匯流排的時 脈率可以是相當高,在遠離匯流排控制器的匯流排一端的 裝置具有匯流排控制器的數個匯流排時脈週期傳遞延遲。 混合傳遞延遲問題,沿著通道的各種不同裝置具有不同的 異動響應時間。
Rambus(TM)直接Rambus動態隨機存取記憶體(直接 RDRAM)匯流排是利用沿著一通道的記憶裝置之一匯流排 範例。一般知道一直接RDRAM記憶體控制器(rmc)預期可 在一特殊匯流排週期過程中接收來自沿著一通道的所有裝 置之貪料。事κ上,在”直接RMC.dl資料單"描述的可從 美國加州Mountain View的Rambus公司獲得的一控制器可 提供一控制器延遲暫存器,以有助於平均延遲。 此外’ 一或多個延遲暫存器亦可在個別的RDRAM裝置中 才疋供(例如,已在第3 6頁的Rambus”直接rdraM 04/72 Mbit"資料單討論的Trdly暫存器)。値可儲存在這些暫存 -5- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) ----------裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 538341 五、發明說明(3 ) =了要在沿著通道的各種不同裝置之間使延遲相等。 二二:制器延遲値會先初始化.,然後調整個別
置的延遲値1周整。 I t技藝:提供一機制將在初始化過程 大體上,先前技藝不可指定特殊方法只測試二 匕延遲値總數的一小部分养二 一 ^^ P刀先則技蟄亦不指定選取某延遲 .m ' + '則4延遲値的有效順序、執行每 一測試的万法、或當到技甘枯士 可 4士专& ' 土 木L〈時的結束延遲測試與關閉 裝乙的万法。因此,先前技蔹 置的延遲之—適當方法。“將平均沿著通道裝 發明概述 現要揭露用以平均通道裝置的轉移延遲之方法和裝置。 =的-:法可藉由反覆測試記憶轉移而決定一控制器延 遲値,、以猎由使用多數至少一記憶裝置的所有可用延遲的 小“而決疋-最大的轉移潛伏値。此外,多數每個記情 t置的-1己憶裝置延遲値可藉由使用多數每個記憶裝置的 至少一延遲値將記憶轉移測試而決定。 圖式之簡單說明 本發明係經由範例與非限制性附圖而描述。 圖1係描述平均記憶裝置的延遲之_系統具體實施例流 程圖。 圖2係描述平均記憶裝“延遲之—系統具體實施例。 圖3係描述決定一控制器延遲値的第—階段平均延遲之 一具體貫施例。 -----------裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度剌巾關^m(CNS)M im (210 X 297 ) …W41 經濟部智慧財產局員工消費合作社印製 發明說明(4 ) 圖4係描述第二略@ μ pσ|, ^ ^ 又I遲平均的一具體實施例,其中個别的裝置延遲是爲每一戍 1U ^ 啓動的裝置而決定。 圖式之詳細說明 、,:歹η田这係k供將例如在—記憶子系統的記憶裝置的通 =轉移延遲平均之方法和裝1。在下列描ϋ,將發表 夕勺特殊田即’例如暫存器名、記憶體類型、匯流排特殊類型元件、邏輯劃區與整合選擇,$ 了要提供 對本發明的完全了解 f然而,多虧於在技藝中的技術,本1月可貝她而供而特殊細節。在其他的例證,控制結構與 閘位準電路並未詳細顯示,a 了不使本發明模糊。在技”包括^述的平常技術將可f施必要的邏輯電路,而無需度的實驗。 揭露的技術可提供用以平均在一控制器與一組裝置之 的延遲 < 一有效初始化程序。因爲只有可能延遲値總數 一邵分需要測試,所以初始化程序便可有效實施。例如 徹底的延遲測試可藉由使用測試延遲値的一有效順、藉 選取某延遲測試重複的特殊初始値、及/或藉著當到達 値之時結束延遲測試而可避免。利用該揭示技術^結果 其他的處理可更迅速地開始或重新啓動,藉此允許提高 統的生產率。 一1己憶子系統的有效初始化可能特別困難,由於在初 化過私中沒有變數的儲存。既然記憶體本身可被初始化 所以{:不可用於暫時値的儲存。此外,典型可執行初始 的基本輸入/輸出系統(BIOS)通常具有較少或沒有記憶 藝 過 由某 系 始 化 可 * I 裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 538341 經濟部智慧財產局員工消費合作社印製 A7 _________B7__ 一 ~ -' ----------- 五、發明說明(5 ) 暫時將値儲存。因此,一初始化常式便限制可支援/最佳 初始化流程的資源。 杨路的兩階段技術的某些具體貫施例可藉由先測試設定 一控制器延遲的一最大潛伏,然後循環於每個記憶装置以 設定一裝置延遲値而可避免對大量儲存的需要。效率可藉 由智慧地切斷處理階段的不必要重複而維持。 圖1係描述一組或通道裝置的延遲平均之一般流程圖, 其中該等裝置可在一匯流排上與一控制器交換資料。此技 術的階段1係包括基於一最大裝置潛伏而程控一控制器延 遲値。在階段1所決定的控制器延遲値是在匯流排上的装 置取大轉移潛伏値的一功此。控制卷延遲値可以等於或從 最大轉移潛伏値衍生係決定在特殊轉移初始化及/或所採 用的資料接收硬體。 一可能的技術在於尋找由反覆測試所決定的控制器延 遲。然而,如方塊100所示,一控制器延遲値可只測試部 分的可用延遲値而決定。換句話説’ 一控制器可擁有N個 可能的内部延遲値,該等値可用來補償沿著一匯流排的各 種不同裝置的延遲,而且少於N個測試將會在某情況下的 該等至少一些記憶裝置上執行。此部分延遲値的測試能在 發現某最大控制器延遲値或在一先前裝置的決定最後作而 開始新的重複之時,可例如藉由結束測試階段而完成。 在方塊110,控制器延遲値可被儲存在控制器,以允, 控制器在匯流排上與一慢速裝置成功地執行。在一具體會 施例,該控制器可將決定的延遲數目插入—•取樣雷路(例 -----------裝--------訂--------- (請先閲讀背面之注意事頊再填寫本頁) -8-
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如 …一閘閂)的時脈路徑,該取樣電路可接收來 署 資料。該取樣電路的延遲時脈可補償從裝置到 哭^ 遞延遲,允許控制器可藉由該裝置而成 \ =、 動。 〜刀地閂控資料驅 既然控制器延遲値是基於最大的潛伏値,該控制器便只 能成功接收來自階段1結束的相同時域(亦即,資料在相同 時脈週期内到達控制器的裝置)裝置的資料。因此,=2 段1結束(在方塊100和110之後),進一步建構便允與控制 器接收來自所有裝置的資料。 在階段2,在匯流排上所配置的全部致能裝置可將資料 在相同的週期内送回給控制器。如方塊12〇所示,每一裝 置的延遲値係藉由測試每個裝置的一或多個延遲値而2 定。接近控制器的裝置需要插入數個延遲週期,以獲得適 當的資料到達時間;然而,在匯流排遠端上的裝置需要一 或零個額外延遲週期。而且,既然在控制器的延遲符合該 裝置,所以具最大可接受潛伏(在階段1決定)的裝置不需 要任何額外的延遲週期。 圖2係描述利用沿著一記憶匯流排或記憶通道放置的一 έ己憶體控制為與一連串記憶裝置本文的一延遲平均技術之 系統。在一具體實施例,通道可以是一 Rambus Direc RDRAM通道。另一具體貫施例可利用其他的匯流排結構 或配置’而無需此平均,其可決定於由該等記憶裝置的實 際放置所造成的傳遞延遲而在不同的匯流排週期(或在不 同時域)過程中傳回資料。 J 裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 -9 - 538341 經濟部智慧財產局員工消費合作社印製 -1 0 - A7 五、發明說明( 圖2的系、统係包括—處理器2〇5,該處理器係藉由一匯流 ^ 7而耦口土记丨思體控制器200。該記憶體控制器2〇〇 係包括一控制器讀延遲暫存器攔位(TDR) 222、一可變延 遲Ϊ路2 1〇、\與一閃間226,丨允許補捉來自記憶裝置的讀 _ '斗 μ等σ己丨思t置係位於與該記憶體控制器2〇〇的不 同距_(因此便改變傳遞延遲)。控制器暫存器Μ]可以是 、且的-巾k制暫存器22〇,例如可藉由基本輸入,輸出 系統(BIOS)寫入的週邊元件互連(pci)結構空間暫存器。 可變延遲電路21G的具體實施例描述係包括由該控制器 延遲暫存器222所控制的—多工器214。每—延遲受到問問 226的閃控一匯流排時脈的四個延遲元件^、π、Μ與 219可將四個輸入提供給多工器214。該多工器…可著基 於基於在控制器延遲暫存器222的値選取四個並中一延遲 而將-時脈信號給閘閃226。在其他的具體實施例,立他 的延遲元件數目可使用,允許最大控制器延遲的較大或較 小數目,其在此情況是4。此外,任何類型已知或龙它能 用的可變延遲電路能使用。 〃 該記憶體控制器200亦包括串观制邏輯以。該率列押 制邏輯可實施在來自Rambus公司獲得的,,rimmTm Pr*™ Detect Applicati〇n N〇te 中所描述的一串 測器_)轉移協定。在另一具體實施例,該串列控制邏 輯224能以控制邏輯取代實施另一協定、串列序、戋其 它,其允許例如在各種不同裝置中與記憶體控制器2〇〇溝 通的延遲與識別暫存器的暫存器程控。 & ‘紙張尺度適17 @ @家標準(CNS)A4規格(210 X 297公爱Γ J·裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 538341 A7 Β7 五、發明說明(8 ) (請先閱讀背面之注意事項再填寫本頁) 記憶體控制器200係藉由一串列匯流排236、一時脈匯流 排23 2 (CK)、與一資料匯流排234 (D)而耦合至三個記憶模 組。每個記憶模組係包含可變數目的記憶裝置。一第一記 憶體模組240係描述一第一記憶裝置241、一第二記憶裝置 250、與一最後記憶裝置252。該記憶裝置250的數個内部 特徵已顯示而且會在下面討論。 該串列匯流排236是通過每個裝置的一個區段匯流排。 串列匯流排236a的一第二區段236a是從記憶裝置241而延 伸至該記憶裝置250。同樣地,一第三部分236b是從記憶 裝置250而延伸至下一記憶裝置(在圖中未顯示出)。另一 方面,該時脈匯流排232與資料匯流排234係連續通過所有 如虛線所示記憶裝置24 1和252的通道。 一第二記憶模組260及一第三記憶模組270是類似配置。 該弟一 s己’丨思模組2 6 0係包括一第一記憶裝置2 6 2、一第二記 憶裝置264、與一最後記憶裝置2 6 6。該第三記憶模組270 係包括一第一記憶裝置272、一第二最後記憶裝置274、與 一最後記憶裝置276。該時脈匯流排232與該資料匯流排 2 3 4係通過弟 <一及弟二έ己丨思模組’並且連接至每個記憶裝 置。該_列匯流排是在每一裝置之間持續分段。 經濟部智慧財產局員工消費合作社印製 在第三記憶模組270的結束之後,資料與時脈匯流排便 會結束。資料匯流排是在一終端阻抗238結束,以減少信 號反映。一時脈產生器280係耦合至該時脈匯流排232端。 在一具體實施例,該時脈匯流排係包括四條匯流排時脈的 信號線。在此具體實施例,一第一時脈產生器(在圖中未 -11- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 538341 經濟部智慧財產局員工消費合作社印製 A7 ______B7__ 五、發明說明(9 ) 顯示出)可在來自時脈匯流排232的記憶體控制器端的兩條 線上傳遞一”來自主式的時脈"(CFM)時脈及其補數,而且 該時脈產生器280可在來自該時脈匯流排232的相對端的兩 額外信號線上傳遞一"主式的時脈”(CTM)時脈及其補數。 違兄fe裝置2 5 0係描述亦包含在記憶裝置的各種不同元 件。資料可藉由一核心243而寫至或從資料匯流排234接 收’该核心係包含個別的記憶單元與結合的控制邏輯。一 驅動電路242係耦合至核心243,以便將資料從核心243驅 動至資料匯流排234。該驅動器242會被啓動或由來自可變 延遲電路244的一輸出所觸發,接著會由一延遲暫存器249 所控制。該延遲暫存器249係耦合至串列控制邏輯248,因 此可使用由BIOS所決定的裝置延遲値程控,並且可藉由串 列控制邏輯224與串列匯流排236而由該記憶體控制器200 傳輸。 此外’ 一或多個識別暫存器(ID) 247係包含兩個I D s、一 群組裝置I D、與一串列裝置I 〇。該群組裝置I D (亦稱爲 •’裝置I D ’’)係描述在藉由使用資料匯流排234及/或其他控 制線(在圖中未顯示出)而執行資料或命令異動之時的一特 殊1己憶裝置。當使用串列匯流排236時,該串列裝置id可 用來識別特殊裝置。因爲裝置I D可選取以達最佳化效率, 所以_列裝置I D與裝置丨D時常不是相同的,然而序列j D 係嚴格基於該等記憶裝置的實際位置而決定。 該可變延遲電路244係包括一組延遲方塊246a-246n,該 等延遲方塊可從裝置至裝置或模組至模組而改變。典型 X 297公釐) J 裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 538341
五、發明說明(1〇 ) 經濟部智慧財產局員工消費合作社印制衣 上,,纟二由串列匯况排2 3 6而存取的一非揮發性記憶體係包 含表π —記憶體模組的每個記憶裝.置可用延遲最大數目之 資訊。一多工器245可從時脈匯流排232選取一時脈信號, 而該時脈匯流排會延遲由延遲暫存器249儲存的値所決定 的許多匯流排時脈週期。結果,一記憶裝置可依需要插入 延遲週期,以確保貧料可在一特殊匯流排時脈週期過程中 到達該記憶體控制器200。對於例如在匯流排端的記憶裝 置276而言,該延遲値可以是零。對於需要許多匯流排週 期的例如接近於記憶體控制器2〇〇的裝置241而言,資料從 裝置276傳遞至裝置241可插入,以平均兩記憶裝置的延 遲。 圖2的系統亦包括耦合至該記憶體控制器2〇〇的一匯流排 209。孩匯流排209可以是直接耦合至該匯流排控制器 200、或藉由一或多個橋接電路而間接耦合至該記憶體控 制器200的一匯流排。包含基本輸出入系統碼的一非揮發 性記憶體280(例如,一快取記憶體)與一輸入裝置29〇係耦 合至匯流排209。或者,這些裝置可耦合至分開的匯流排 或相反的配置,所以他們可存取系統。 该輸入裝置290可接受來自一電腦儲存裝置292(例如,一 光碟機或磁碟機或其他儲存裝置)或來自一網路或通信界 面294的指令。造成系統實施揭露技術的基本輸出入系統 碼(亦即,電腦指令)能以許多方式在非揮發性記憶體28〇 权控。當系統製造或稍後經由一輸入裝置29〇的一電腦可 項媒體傳遞時’基本輸出入系統便可程斤。 τ --------訂--------- (請先閱讀背面之注意事項再填寫本頁)
538341 A7 _____ B7 五、發明說明(11) 在基本輸出入系統稍後傳遞的情況,該等指令可經由一 電腦可讀媒體傳遞。隨著一適當介面裝置290,電子信號 或-實質載波可以是-電腦可讀媒體。例如,該電腦儲存 裝置292在一具體實施例是一電腦可讀媒體。可攜帶電腦 4曰令的一載波296在另一具體實施例是一是電腦可讀媒 體。該載波296可受調變或相反可處理,以包含可藉由使 用已知或其它可用通仏技術而能由輸入裝置29〇解碼的指 令。在任何情況,該等電腦指令可經由一電腦可讀媒體傳 遞。 圖2系統的一具體實施例操作是在圖3和4的流程圖描 述,這些圖式係分別描述階段1與階段2的操作。在圖3的 方塊300 ’階段1會開始。在方塊305,某些變數會被初始 化。該記憶體控制器延遲値會被初始化成一初始値,其表 示由該記憶體控制器首先測試的週期延遲數目,以決定該 最後控制器延遲値。在一具體實施例,零會視爲初始値而 選取,以確保該控制器延遲値不會大於必需値。 經濟部智慧財產局員工消費合作社印製 此外,序列I D計數器會被初始化,以表示在方塊3〇5的 串列通道的最後裝置。在一具體實施例,串列IDs會被指 定,所以在串列的最後裝置具有最大的序列I D値。然而, 最大的序列Ϊ D對於控制器是沒有最長的磁軌距離。該串列 匯流排2 3 6可在每個記憶模組上以一固定方向(例如,如圖 2 1所示從左到右)處理,而資料匯流排234能以不同的方向 行進於不同模組。因此,優點是能以最大的序列I D値開 始,因爲雖然最大的序列I D値不能表示最遠離該控制器的 _ -14- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 538341 經濟部智慧財產局員工消費合作社印製 A7 -------2L____ 五、發明說明(12) 記憶裝置,但是它可能至少是在最遠的記憶模組。 其次,如方塊310所示,該控制器延遲値是儲存在記情 體控制器暫存器222。在控制器延遲儲存在控制器暫存^ 222<後,一測試轉移便會如方塊315所示而執行。例如, 在一具體實施例,位在要測試的記憶裝置之一特殊記憶體 位置可寫入而然後讀取。此轉移成功是在方塊32〇測試。 如果讀回的資料値不符合寫入的資料,那麼轉移便不成 功。因此,如果讀回的資料早於記憶體控制器的預期,它 便不會正確補捉,而且轉移不會成功。 如果轉移不成功,該記憶體控制器延遲便會如方塊325 所示而增量,以便提供資料更多的時間到達記憶體控制 器。該記憶體控制器延遲是否超過由該控制器所支援的一 最大延遲値(例如,在圖2的具體實施例是4 ),如方塊35〇 的測試。如果是如此,該控制器便不能插入而充份延遲, 以取來自裝置的貧料,而且進一步測試不會在如序列^ D 在方塊340漸減的裝置上執行。在一具體實施例,最大的 延遲値是4。 另一方面,如果延遲小於由該記憶體控制器所支援的最 大延遲値,該記憶體控制器2〇〇便會延遲來自可變延遲的 時脈信號2 1 0的另一週期,而且重新補捉資料。因此,如 果控制器延遲不大於由如在方塊35〇測試的控制器所支援 的最大延遲,程序便會回到方塊3丨5。 只要在方塊320偵測到成功的轉移,該適當的控制器延 遲便可在如方塊3 3 0所π爲特殊的記憶裝置決定。如方塊 ____________-15- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297一公爱) .I----------裝--------訂---------^9. (請先閱讀背面之注意事項再填寫本頁) 538341 A7
經濟部智慧財產局員工消費合作社印製 五、發明說明(13 ) 335的測試,如果延遲是控制器支援的最大延遲,階段1便 會如方塊3 5 5所示而完成。因爲該控制器必須利用此記憶 裝置的最大値延遲値,所以階段丨會完成,而且不需要進 一步測試其他的記憶裝置。因此,徹底的控制器延遲測試 便可中斷,以節省初始化時間。 如果該控制器延遲値不是最大延遲値,那麼其他的記憶 取置便要松且,以決足他們的延遲値。如方塊3 4 〇所示, 序列I D計數器會漸減,以選取下一記憶裝置。在方塊 345 ’它決定是否有任何要測試的記憶裝置。如果沒有, 階段1便會如在方塊3 5 5所示結束。在最高I d値會先選取 而且隨後的裝置可藉由漸減I D値而被選取的具體實施例, 疋否有任何更多έ己憶裝置要測試的決定可藉由册試做I d値 是否小於零而達成。另一測試可用於不同I D編碼及/或測 試序列。 如果有任何更多要測試的記憶裝置,程序便會回到方塊 3 1 〇。先前記憶裝置所決定的控制器延遲値是下一重複的 起始點。即使新的記憶裝置傳回資料更迅速,儘管如此, 該記憶體控制器會受到較慢的先前裝置所限制,而且不能 夠減少控制器延遲値。因此,藉著以先前決定的控制器延 遲値開始,測試週期數目便可減少,而且初始化程序可縮 短。 此外,既然階段1可在實際最遠的記憶體模組先測試一 裝置,最大的延遲可能會出現在第一組的記憶裝置。因 此,接近的裝置可將資料轉移回給在首先測試轉移的控制 -1 6- ^紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐了 ^ --------訂--------- (請先閱讀背面之注意事項再填寫本頁) 538341 經濟部智慧財產局員工消費合作社印制衣 A7 五、發明說明(14 ) 咨。因此,藉由選取如在方塊3〇5所示一起始點的最高序 列ID値,低傳遞延遲裝置的許多測試便可略過。 '階段2是在圖4的方塊4〇〇開始。再者,變數會如步驟4〇5 所丁被初始化。序列I D計數器可在通道上初始化成最後裝 置的序列I D ’使最後裝置爲要測試的選定裝置。該選定裝 置的裝置延遲會設定成初始值。在一具體實施例,既然一 些裝置可在沒有額外延遲而正確操作,所以零可以當作一 初始値使用。 士如万塊410所示,一記憶轉移可導致測試該選定的記憶 裝置。如果在方塊410未成功嘗試轉移,就如方塊412的測 試,該測試的裝置延遲値便會與如方塊415所示的一最大 裝置延遲値相比較。如果該測試的裝置延遲値是最大的延 ,値,那麼該裝置便未能正確將資料傳輸給記憶體控制 态’而不管最大的延遲是否加入它的資料輸出。在此情 況,記憶裝置是無效,就如方塊425所示。該裝置可藉由 指定未由記憶體控制器使用的一裝£ID,所以在失絲置 與控制器之間的資料轉移便不會發生。其後,當序列1〇一= 數器計數時,其他的裝置便會測試,而且程序會以方塊 4 2 5持續進行。 另一方面,如果成功在方塊410嘗試轉移,就如方塊412 的測試,在選定裝置的目前程控的裝置延遲便足以正確將 資料轉移給記憶體控制器,而且其他的裝置可被測試。因 此,序列I D計數器會如方塊430所示而漸減。 任何裝置是否要測試然後會決定。如方塊435所示,這 -17. 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐 "τ----------裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 538341 A7 B7 五、發明說明(15 可在藉由測試序列I D ^ σ 、、 "己數為疋否小於0的而在一具體實施 例達成如果取置保持要測試,現在由漸減序列^ D所表示 的下一裝置是如程序回到方塊41G所測試的下-裝置。如 果沒有裝置保持未測試,階埒 、 、 、 、U奴2便如万塊440所示而冗全。 此寺、所有的衣置會失效或具有-程控的適當裝置延遲 L所以万、相同數目的匯流排週期之後,響應一特殊週期 而在通道的每一裝置可將資料傳回給控制器。 因此’私露的是例如在一記情卿^ 、 ΰ f思組子系統1己憶裝置的通道 裝置上將轉移延遲平均土女、土 4 0又万法和表置。雖然某具體實施例 已連同附圖描述,作县7 Y # ^彳一疋可了解到此具體實施例只是説明, 而=是對本發明加以限制,而且既然各種不同的其他修改 未运月在此所揭露技藝的平奮社 J 4仅农妁十吊技術,所以本發明未局限於 在此所示的特殊結構與配置。 經濟部智慧財產局員工消費合作社印製
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Claims (1)
- 538341 第88119146號專利_請案 中文申請專利範圍修正本⑼年丨月)申請專利範園 修煩 羊請 本委 有a 變 k^l ,S年 I所 正提 0之 1. 一種用以將通道裝置的轉 含·· 、遲千均又万法,其係包 藉由反覆地測試記憶轉移 π > — 士 向决疋一控制器遲延值,以 便精考·使用複數記憶裝置之$ 人 β π工4Κ )一個的所有可用的部份 延遲而決足一最大轉移潛伏值;及 藉由使用複數記憶裝置的矣一 μ必、丨、1 0母個至少一遲延值將記憶 轉移測试而決定複數記悻裝冒 ^ •二 ΰ U袈置 < 母一個的一記憶裝置遲 延值。 2·如申請專利範圍第1項之方法,進一步包含·· 在-控制器的-控制器儲存位置中倚^該控制器遲延 值,以歧允許控制器執行與複數記憶裝置其中一最^ 者異動之一通道延遲;及 又 在複數每個記憶裝置的—或多個延遲儲存位置储 個記憶裝置遲延值,以插入用羋、 . 術入用以千均在孩控制器與複數 1己憶裝置之間資料異動的一週期計數之延遲。 3·如申請專利範圍第i項之方法’其中決定該記憶裝置遲 延值係進一步包含: 如果小於裝置延遲週期的一最大數目,則令資料轉移 繼續,然後: 決定令該資料轉移繼續的許多延遲週期.;及 如果需:要超過裝置延遲週期的最大數目^則令資料轉 移繼續,然後: 當超過袭置延遲週期的最大數目之時便停止。 4.如申請專利範圍第1項之方法,立中、、也令 乃’友兵〒夫疋涊控制器遲延 本紙張尺度適用中國國家樣準(CNS) A4規格(210X297公爱) ------- 裝 訂 線 538341申請專利範圍 值包含: 藉著從一初始遲延值反覆地增加該第一遲延值而決定 第一 $己憶裝置之第一遲延值,該第一遲延值是直到資 煩請委員明示^^-..SI:=::rn^提之 修i本有4〖變更實質內容是否准予修ΙΕα 料由來自該選定記憶裝置的一控制器接收為止的許多週 期延遲; 決定在該第一遲延值上開始的下一記憶裝置之下一遲 延值;及 選取當作該控制器遲延值的該第一遲延值與該下一遲 延值的其中一最大值。 5·如申δ青專利範圍第4項之方法,其係進一步包含: 反復決定另外從複數記憶裝置選定之下一記憶裝置的 下一遲延值;及 選取該控制器遲延值與該下一遲延值的其中一較大值 當作該控制器遲延值。 6.如申請專刹範圍第5項之方法,其中該第一記憶裝置具 有複數記憶裝置的一最後連續識別值,其中該方法係進 一步包含: 藉著在該選定記憶裝置之前使用一連續識別值來選取 一記憶裝置而選取下一記憶裝置。 7·如申請專利範圍第1項之方法,其中決定該控制器遲延 值係包含: 將一控制器遲延值初始化成一初始遲延值; 測試一遘定記憶裝置的異動是否繼續; 如果該選定記憶裝置的異動失敗,則 -2 本纸張尺度適用中國國家標準(CNS) Α4规格(210 X 297公釐) 538341 A B c D正充修補 六、申請專利範圍 增量該控制器遲延值;及 煩請委員明示^所提之 史正本有無變更實質内容是否准予修正。 返回至測試該選定記憶裝置的異動是否繼續。 ,8·如申請專利範圍第7項之方法’其係進一步包含: 如果該記憶裝置的異動繼續’那麼在從當作該選定記 憶裝置的複數記憶裝置選取一新的記憶裝置之後,藉由 使用該記憶裝置繼續異動的控制器遲延值而返回至測試 該選定記憶裝置的異動是否繼續。 9·如申請專疴範圍第7項之方法,其係進一步包含: 如果該記憶裝置的異動繼續,那麼測試該控制器遲延 值是否為一最大控制器遲延值; 如果該控制器遲延值小於該最大控制器遲延值,那麼 返至測試該選定記憶裝置的異動是否在選取當作該選定 記憶裝置的一新的記憶裝置之後繼續; 如果該控制器遲延值係最大的控制器遲延值,則:· 儲存最·大控制器遲延值當作該控制器遲延值;及 停止反覆測試,以決定該控制器遲延值。 10.如申請專利範圍第1項之方法,其中決定該控制器遲延 值進一步包含: 如果該控制器遲延值小於一最大控制器遲延值,那麼 選擇一新記憶裝置做為該選定記憶裝置,除非該控制 器遲延值已在複數所有的記憶裝置測試。 11·如申請專:利範圍第1項之方法,其係進一步包含: 將複數d啟動杞憶裝置的每一該記憶裝置遲延值程式 化在個別5己憶裝置的一控制搁位,以平均來自一控制器 -3- ^紙張尺度適用中國國家標準(CAS) A4規格(2l〇x 297公釐) : ------—〔旁煩 i£.請〇之 的複數每個記憶裝置之延遲。 12. 如申請專利範圍第1 1項之方法’其中程式化在複數記憶 裝置的複數記憶裝置遲延值係進一步包含: 測試一記憶裝置的裝置遲延值是否小於一最大裝置遲 延值;及 如果該裝置遲延值大於最大的裝置遲延值’則使該記 憶裝置不動作; 如果該反制遲延值小於該最大控制器遲延值,則選擇 一新記憶體裝置做為該記憶體裝置,除非該控制器遲延 值已被所有複數個記憶體裝置測試過。 13. 如申請專利範圍第1 2項之方法,其中使該記憶裝置不動 作係包含關閉該記憶裝置的一序列識別值。 14. 一種用以將通道裝置的轉移延遲平均之方法,其係包 含: 藉由反·彳ΐ地增加來自一初始遲延值的該第一遲延值而 決定一第一記憶裝置的第一遲延值,該第一遲延值是直 到資料由來自該選定記憶裝置的一控制器接收為止的許 多週期延遲; 在該第一遲延值開始而決定下一記憶裝置之一下一遲 延值; 選取該-第一遲延值與該下一遲延值的其中較大值當作 該控制器' 遲延值; 測試該控制器遲延值是否為一最大控制器遲延值·,及 如果該控制器遲延值是最大控制器遲延值,那麼: -4- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐)訂線 538341申請專利範圍 儲存該最大控制器遲延值於該控制器之一暫存器中; 及 停止反覆測試,以決定該控制器遲延值。 煩請委員明示年/;: 所提之 ^aL^ir^t^ITI内容是 Knlii-參 I 〇 15.如申請專利範圍第1 4項之方法,其係進一步包含: 如果該控制器遲延值小於該最大控制器遲延值,那麼 在選取一新記憶裝置當作該選定記憶裝置之後,便返回 至測試該選定記憶裝置的異動是否繼續。 16· —種用以無通道裝置的轉移延遲平均之方法,其係包 含: 決定複數每個記憶裝置的一記憶遲延值,該個別記憶 遲延值是高達一最大遲延值的許多延遲,該最大遲延值 可平均複數記憶裝置的一讀取延遲;及 測試一記憶裝置的裝置遲延值是否小於一最大裝置遲 延值; 如果該·袭置遲延值大於該最大裝置遲延值,那麼藉由 指定一未使用的裝置識別值而關閉該記憶裝置。 17· 種用以將通道裝置的轉移延遲平均之系統,其係包 含: 、 一處理器; 一記憶體控制器,其係耦合至該處理器·; 複數記-憶裝置,其係耦合至該記憶體控制器;及 一分開的記憶裝置,該記憶裝置已儲存複數指令,如 果系統執杵該等指令便可令系統執行: 藉由反覆測試記憶轉移而決定一控制器遲延值,以便538341六、申請專利範圍 藉由使用複數其中至少一記憶裝置的部分之複數個記憶 體控制器延遲而決定一最大轉移潛伏值;及 煩請委負明示年^R :所提之 藉由使用複數每個記憶裝置的其中至少一遲延值將記 憶轉移測試,以決定複數每個記憶裝置的一記憶裝置遲 延值。 18·如申請專利範圍第17項之系統,其中該分開的記憶裝置 是一非揮發性可程式化記憶裝置,其中複數指令係部分 的一基本餐入/輸出系統(BI〇s)程式。 19. 一種包含具有可儲存複數指令的一機器可讀取媒體,其 可令機器執行一組作業,其包含: 藉由反覆測試記憶轉移而決定一控制器遲延值,以便 藉由使用複數其中至少一記憶裝置的部分之複數個記憶 體控制器延遲而決定一最大轉移潛伏值;及 藉由使用複數每個記憶裝置的其中至少一遲延值將記 憶轉移測滅’以決定複數每個記憶裝置的一記憶裝置遲 延值。 20·如申請專利範圍第1 9項之機器可讀取媒體,其中該機器 可讀媒體係一儲存裝置。 21·如申請專利範圍第1 9項之機器可讀取媒體物件,其中該 機器可讀媒體係一載波。 22·如申請臬利範圍第1 9項之機器可讀取媒體,其中該組 指令進一步包含: 將該控制器遲延值儲存至一控制器中控制器儲存位. 置’以設定一通道遲延,使得控制器可用該複數個記憶 -6 - ___ _;--- -----J 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)538341 六、申請專利範圍 體裝置中一最慢者來執行處理;以及 煩請委員明示^日所提之 f'ili^'貧無變曼赏質内容是否准予修正。 將每一個記憶體裝置遲延值儲存至每一複數個記憶體 裝置之一或多個遲延儲存位置,以將用以資料處理之循 環計數平均之遲延插入在該控制器與複數個記憶體裝置 之間。 23·如申請專利範圍第1 9項之機器可讀取媒體,其中該記 憶體裝置遲延值進一步包含: 如果裝置^遲延循環少於一個造成成功之資料轉換最大 數目,則 決定一遲延循環數目來造成成功之資料轉換;以及 如果必須超過一個裝置遲延循環之最大數目來造成成 功之資料轉換,則 當超過裝置遲延循環之最大數目時停止。 24. 如申請專利範圍第1 9項之機器可讀取媒體,其中決定 遠控制备.遂延值包含: 藉由反覆增加由一初始遲延值而來之第一遲延值,來 決定供第一記憶體裝置用之第一遲延值,該第一遲延值 係一直到藉由一控制器接收來自該選擇記憶體裝置之資 料之循環遲延之數目; 決定開始在該第一遲延值之用於一下一記憶體之下一 遲延值;_以及 選擇該、第一遲延值及下一遲延值之中較大者以作為控 制器遲延值。 25. 如申請專利範圍第2 4項之機器可讀取媒體’其中該組 -7- 本紙張尺度適用中國國家揉準(CNS) A4規格(210 X 297公釐)煩請委員明示^所提之 a: &$r爹Iln 538341 六、申請專利範圍 指令包含: 重覆決定下次遲延值,以用於選自該等多數記憶體裝 置之另一下次記憶體裝置;以及 從該控制器遲延值及下一遲延值中選擇一較大者以作 為控制器遲延值。 26·如申請專利範圍第2 5項之機器可讀取媒體,其中該第 一記憶體裝置具有該多數記憶體裝置之一最末_列辨識 值,以及#中該指令集包含: 藉由在選擇記憶體裝置之前選擇一具有串列辨識值記 憶體裝置,以選擇該下一記憶體裝置。 27·如申請專利範圍第2 7項之機器可讀取媒體,其中決定 該控制器遲延值包含: 初始化一控制器遲延值成為一初始遲延值; 測試一選定的記憶體裝置之處理是否成功; 如果該.選定記憶體裝置之處理失敗,則 增加該控制器遲延值;以及 返回並測試該選定之記憶體之處理是否成功。 28·如申請專利範圍第1 9項之機器可讀取媒體,其中該組 作業進一步包含: 如果該記憶體裝置之處理成功,則返回並測試: 是否該_選擇記憶體裝置之處理成功使用用於該記憶體 裝置處攻之該控制器遲延值,其係在從該多數記憶體裝 置選擇一新記憶體裝置以作為該選定之記憶體裝置之後 成功。 -8 - 本紙張尺度適用中國國家標準(CNS) A4規格<210X297公釐)墳請委員明示年/月所提之 ^•LK',1445:fer變^rirR、¥^&*-r^to 538341 申請專利範圍 9·如申請專利範圍第2 7項之機器可讀取媒體,其中該組 作業進一步包含: 如果該記憶體裝置之處理成功,則 劍試該控制器遲延值是否為一最大控制器遲延值; 如果該控制器遲延值係小於該最大控制器遲延值,則 返回並測試在選擇一新記憶體裝置以作為該選定之記憶 體裝置之後該選定記憶體裝置之處理是否成功; 如果該控1制器遲延值為該最大控制器遲延值,則: 儲存該最大控制器遲延值,以作為該控制器遲延值; 以及 停止決定該控制器遲延值之反覆測試。 30·如申請專利範圍第i 9項之機器可讀取媒體,其中該控 制器遲延值進一步包含: 如果控制器遲延值小於一最大控制器遲延值,則 除非該·故制器遲延值已被所有之多數記憶體裝置測試 過’選擇一新記憶體裝置以作為該選定記憶體裝置。 31·如申請專利範圍第! 9項之機器可讀取媒體,其中該組 作業進一步包含: 程式化用於每一複數個致能記憶體裝置之該記憶體裝 置遲延值至一用於個別記憶體裝置之控制領域,以平均 從每一多_數記憶體裝置至一控制器之遲延。 32·如申請專利範圍第3 1項之機器可讀取媒體,其中程式 化該多數訖憶體裝置中之多數記憶體裝置遲延進一步包 含: -9 - 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)538341六、申請專利範圍 測試用於一記憶體裝置之一裝置遲延值是否小於一最 大裝置遲延值;以及 煩請委員明示所提之 #'止本有無變更實質内容是否准予修1。 如果該裝置遲延值大於該最大裝置遲延值,則失能該 記憶體裝置; 如果該裝置遲延值小於該最大裝置遲延值,則除非該 控制器遲延值已被所有之多數記憶體裝置測試過,選擇 一新記憶體裝置以作為該選定記憶體裝置。 33·如申請專疴範圍第3 2項之機器可讀取媒體,其中失能 該記憶體裝置包含失能該記憶體裝置之一 _列辨識值。 34.如申請專利範圍第1 7項之機器可讀取媒體,其中該組 作業進一步包含: 儲存該控制器遲延值至一記憶體控制器中之控制器儲 存位置,以設定一通道遲延,以允許該控制器以多數記 憶體裝置中最慢者來執行處理;以及 儲存每一記憶體裝置遲延值於複數個記憶體裝置之一 或多數遲延儲存位置’以插入一遲延來平均用於該記憶 體控制器及多數記憶體裝置間之一循環計數。 35·如申請專利範圍第1 7項之系統,其中決定該記憶體裝 置遲延值進一步包含: 如果產生資料轉換成功之裝置遲延循環小於一最大數 目,則. 決定產生資料轉換成功之裝置遲延循環之數目;以及 如果產生資料轉換成功之裝置遲延循環需大於一最大 數目,則 -10- 本纸張尺度適用中國國家標準(CNS) A4規格(2^7^^-------- 538341當超過裝置遲延循環之最大數目時停止 修煩1 一广 Η 容 U ;, 疋. 36·如申請專利範圍第η項之系統 值包含: 其中決定控制器遲延 Ιί 予Ώ 修所 正揭 藉由反覆增加由一初始遲延值來之該第一遲延值,決 定用於-第-記憶體裝置之一第一遲延值,該第一遲延 值係一直到資料被從該選定記憶體裝置而 制器所接收之循環遲延數目; 決定用於一下一記憶體裝置起始於第一遲延值之下一 遲延值;以及 選擇該第一遲延值及下一遲延值中較大者以作為該控 制器遲延值。37·如申請專利範圍第3 6項之系統,其中該組作業包含: 重覆決定用於選自該多數記憶體裝置之另一下一記憶 體裝置之下一遲延值;以及 選擇該·控制器遲延值及下一遲延值中較大者,以作為 該控制器遲延值。線 38·如申請專利範圍第3 7項之系統,其中該第—記憶體裝 置具有一複數記憶體裝置之最後串列辨識值,以及該方 法進一步包含: 藉由在該選定的記憶體裝置之前,選擇一具有串列辨 識值元憶體裝置’以選擇該下一記憶體裝置。 39·如申請專利範圍第1 7項之系統,其中決定該控制器遲 延值包含: 初始化一控制器遲延值成為一初始遲延值; -11 - 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐) 5383417、申請專利範圍 測試一選定的記憶體裝置之處理是否成功; 如果該選定記憶體裝置之處理失敗,則 煩請委員明示所提之 祭正本有無變更實質内容是否准予修正。 增加該控制器遲延值;以及 返回旅測試該選定之記憶體之處理是否成功。 40. 如申請專利範圍第3 9項之系統,其中該組作業進/步 包含: 如果該記憶體裝置之處理成功,則返回並測試: 是否該選定的記憶體裝置之處理成功使用用於該記憶 體裝置處理之該控制器遲延值,其係在從該多數記憶體 裝置選擇一新記憶體裝置以作為該選定之記憶體裝置之 後成功。 41. 如申請專利範圍第3 9項之系統,其中該組作業進一步 包含: 如果該記憶體裝置之處理成功,則 測試該·控制器遲延值是否為一最大控制器遲延值; 如果該控制器遲延值係小於該最大控制器遲延值,則 返回並測試在選擇一新記憶體裝置以作為該選定之記憶 體裝置之後該選定記憶體裝置之處理是否成功; 如果該控制器遲延值為該最大控制器遲延值,則: 儲存該最大控制器遲延值,以作為該控制器遲延值; 以及 - 停止決定該控制器遲延值之反覆測試。 42. 如申請專利範圍第1 7項之系統,其中該控制器遲延值 進一步包含: 12 本紙張尺度適用中國國家揉準(CNS) A4規格_x 297公釐) 煩諳委員明亓^^^ .— GL—/v提之 •^iIL*-k^4^fes文 yw1ri^r^s:^-;>w-^:r:'f£o 538341六、申請專利範圍 如果控制器遲延值小於一最大控制器遲延值,則 除非該控制器遲延值已被所有之多數記憶體裝置測試 過,選擇一新記憶體裝置以作為該選定記憶體裝置。 如申請專利範圍第1 7項之系統,其中該組作業進一步 包含: 程式化用於每一複數個致能記憶體裝置之該記憶體裝 置遲延值至一用於個別記憶體裝置之控制領域,以平均 從每一多數_記憶體裝置至一控制器之遲延。 44·如申請專利範圍第4 3項之系統,其中程式化該多數記 fe體裝置中之多數1己憶體裝置遲延進一步包含: 測試用於一記憶體裝置之一裝置遲延值是否小於一最 大裝置遲延值;以及 如果該裝置遲延值大於該最大裝置遲延值,則失能該 記憶體裝置; 如果該· &置遲延值小於該最大裝置遲延值,則除非該 控制器遲延值已被所有之多數記憶體裝置測試過,選擇 一新記憶體裝置以作為該選定記憶體裝置。 45·如申請專利範圍第4 4項之系統,其中失能該記憶體裝 置包含失能該記憶體裝置之一串列辨識值。 46· —種機器可讀取媒體,其儲存之指令可使機器執行一組 作業,包-含: 藉由反覆增加由一初始遲延值來之該第一遲延值,決 定用於一第一記憶體裝置之一第一遲延值,該第一遲延 值係一直到資料被從選定記憶體裝置而來之控制器所接 -13-煩請委員明示^:曰所提之 ^正本有無變更實質内容是否准予修I〇 538341收之循環遲延數目; 決定用於一下一記憶體裝置起始於第一遲延值之下一 遲延值;以及 選擇該第一遲延值及下一遲延值中較大者,以作為該 控制器遲延值; /則武該控制器遲延值是否為一最大控制器遲延值;以 及 如果該無制器遲延值為該最大控制器遲延值,則: 儲存該最大控制器遲延值以作為在控制器之暫存器中 之該控制器遲延值;以及 停止決定該控制器遲延值之反覆測試。 47·如申請專利範圍第4 6項之機器可讀取媒體.,其中該組 作業包含: 如果該控制器遲延值為該最大控制器遲延值,則返·回 並測試在ii擇一新記憶體裝置以作為該選定記憶體裝置 後’選定記憶體裝置之處理是否成功。 48· —種機器可讀取媒體,其儲存之指令可使機器執行指令 集,包含: 決定一用於每一多數記憶體裝置之一個別記憶體遲延 值’該個別記憶體裝置遲延值係為一多至最大遲延值之 遲延數目-,其平衡一用於該多數記憶體裝置之讀取遲 延;以及 測試一用於一記憶體裝置之裝置遲延值是否小於一最 大裝置遲延值; -14- 本紙張尺度適用中國國家標準(CNS) Α4規格(210X 297公釐)煩請委員明示^^:ΪΓ*—^ 所提之 ikiE^贫.餘變^貧質内容是否隹予修£0 如果該裝置遲延值大於該最大裝置遲延值,則藉由匕 —未使用之裝置辨識數目來失能該記憶體裝置· 如果該裝置遲延小於該最大裝置遲延值,則測試用、、 另一記憶體裝置之另一裝置遲延值是否小於該最 於 遲延值。 襄置 49. 一種用以將通道裝置的轉移延遲平均之系統,包4 · 一處理器; 一耦合該處理器之一記憶體控制器; 一搞合至該$己憶體控制器之一複數記憶體裳置; 一分離記憶體裝置,儲存有複數指令,如果系統執行 該等指令,則該系統執行組作業,包含: T 藉由反覆增加由一初始遲延值來之該第一遲延值,決 足用於一第一 5己憶體裝置之一第一遲延值,該第_遲延 值係一直到資料被從選定記憶體裝置而來之控制器所接 收之循環遂延數目; 決定用於一下一記憶體裝置起始於第一遲延值之下一 遲延值; 選擇該第一遲延值及下一遲延值中較大者,以作為該 控制器遲延值; 測試該控制器遲延值是否為一最大控制器遲延值;以 及 _ 如果該控制器遲延值為該最大控制器遲延值,則: 儲存該最大控制器遲延值,以作為在控制器之暫存器 中之該控制器遲延值;以及 -15- 本紙張尺度適用巾g g家樣準(CNS) A4規格(210 X297公釐)一~一 " · —---線煩請委員明示^:年^ —月:::^日所提之 n^貧.變更ΪΓ質内容^¾¾予修IL-0 538341 停止決走该控制器遲延值之反覆測試。 50.如申請專利範圍第4 9項之系統,其中該組作業進—步 包含: 如果該控制器遲延值為該最大控制器遲延值,則返回 並測試在選擇一新記憶體裝置以作為該選定記憶體裝置 後’選足^憶體裝置之處理是否成功。 5—種用以將通道裝置的轉移延遲平均之系統,包含: 一處理器\; 一耦合該處理器之一記憶體控制器; 一耦合至該記憶體控制器之一複數記憶體裝置;以及 一分離記憶體裝置’儲存有複數指令,如果系統執行 該指令,則該系統執行組作業,包含: 決定一用於每一多數記憶體裝置之一個別記憶體遲延 值,該個別記憶體裝置遲延值係為一多至最大遲延值之 遲延數目·,其平衡一用於該多數記憶體裝置之讀取遲 延;以及 測試一用於一記憶體裝置之裝置遲延值是否小於一最 大裝置遲延值; 如果該裝置遲延值大於該最大裝置遲延值,則藉& # 定一未使用之裝置辨識數目來失能該記憶體裝置; 如果該-裝置遲延小於該最大裝置遲延值,則測試用於 另一記憶:體裝置之另一裝置遲延值是否小於該最大;裝置 遲延值。 -16- 本紙張尺度適用中菌理家搮準(CNS)A4規格(210 x 297公釐)
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/186,042 US6173345B1 (en) | 1998-11-03 | 1998-11-03 | Method and apparatus for levelizing transfer delays for a channel of devices such as memory devices in a memory subsystem |
Publications (1)
Publication Number | Publication Date |
---|---|
TW538341B true TW538341B (en) | 2003-06-21 |
Family
ID=22683418
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW088119146A TW538341B (en) | 1998-11-03 | 1999-11-20 | A method and apparatus for levelizing transfer delays for a channel of devices such as memory devices in a memory subsystem |
Country Status (9)
Country | Link |
---|---|
US (1) | US6173345B1 (zh) |
EP (1) | EP1131718B1 (zh) |
CN (1) | CN1165845C (zh) |
AU (1) | AU1221200A (zh) |
BR (1) | BR9915826B1 (zh) |
DE (1) | DE69922835T2 (zh) |
HK (1) | HK1036854A1 (zh) |
TW (1) | TW538341B (zh) |
WO (1) | WO2000026789A1 (zh) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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CN1332869A (zh) | 2002-01-23 |
BR9915826B1 (pt) | 2012-02-07 |
HK1036854A1 (en) | 2002-01-18 |
CN1165845C (zh) | 2004-09-08 |
BR9915826A (pt) | 2001-08-14 |
US6173345B1 (en) | 2001-01-09 |
WO2000026789A1 (en) | 2000-05-11 |
DE69922835T2 (de) | 2005-12-15 |
EP1131718A1 (en) | 2001-09-12 |
DE69922835D1 (de) | 2005-01-27 |
EP1131718A4 (en) | 2003-08-06 |
AU1221200A (en) | 2000-05-22 |
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