TW536806B - Semiconductor device and method of manufacturing thereof - Google Patents

Semiconductor device and method of manufacturing thereof Download PDF

Info

Publication number
TW536806B
TW536806B TW091103742A TW91103742A TW536806B TW 536806 B TW536806 B TW 536806B TW 091103742 A TW091103742 A TW 091103742A TW 91103742 A TW91103742 A TW 91103742A TW 536806 B TW536806 B TW 536806B
Authority
TW
Taiwan
Prior art keywords
film
insulating film
capacitor
semiconductor device
patent application
Prior art date
Application number
TW091103742A
Other languages
English (en)
Inventor
Takashi Yoshitomi
Yuichi Nakazima
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Application granted granted Critical
Publication of TW536806B publication Critical patent/TW536806B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/957—Making metal-insulator-metal device

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

536806 玖、發明說明 (發明說明應敘明：發明所屬之技術領域、先前技術、內容、實施方式及圖式簡 單說明） 發明領域 本發明是有關於一種具有金屬-絕緣-金屬電容器 (Metal-Insulating-Metal Capacitor，MIM Capacitor)之半導 體裝置及其製造方法。 發明背景 近年來已經提出一種具有鑲嵌結構之銅導線與金屬一 絕緣-金屬電容器之半導體裝置。 第38圖所繪示爲習知的一種半導體裝置之剖面圖。 如第38圖所示，在低介電常數膜41與高介電常數膜42 內形成例如是由銅所組成之介層窗43與導線44。然後， 於高介電常數膜42與導線44上形成銅擴散防止膜45，並 於此銅擴散防止膜45上選擇性的形成電容器49。電容器 49是由下電極膜46、介電膜47以及上電極膜48所構成。 接著，於電容器49以及銅擴散防止膜45上形成絕緣膜50， 並以化學機械硏磨法（Chemical Mechanical Polishing)平坦 化絕緣膜50之表面。 在上述習知的半導體裝置中，爲了降低導線間之寄生 電容，而希望使用低介電常數膜作爲絕緣膜50。 8937pifl.doc/012 6 然而，因爲低介電常數膜爲粗糙的薄膜，所以利用化 學機械硏磨法平坦化低介電常數膜之表面時，恐怕會產生 裂痕。因此，利用低介電常數膜作爲絕緣膜50，並以化學 機械硏磨法平坦化低介電常數膜之表面是非常困難的。於 是，就必須採用在進行化學機械硏磨時難以產生裂痕之高 介電常數膜作爲絕緣膜50。 而且，因爲電容器49是選擇性的形成於銅擴散防止 層45上，所以在形成電容器49之區域與未形成電容器49 之區域會產生落差，此落差相當於電容器之厚度。因此， 爲了消除電容器49之落差，就必須要在銅擴散防止層45 上的未形成電容器49之區域中塡入絕緣膜50。亦即，如 上述一般，需要在電容器49之周圍塡入高介電常數膜。 於是，使用爲高介電常數膜之絕緣膜50消除電容器49之 落差，反而會造成所謂導線間之寄生電容增加之問題。 如上述，在習知的半導體裝置中，使用化學機械硏磨 法平坦化電谷器49上之絕緣膜50是非常困難的。 發明槪述 關於本發明第一觀點之半導體裝置是由具有開口部之 第一絕緣膜、選擇性的形成於上述開口部內之電容器、至 少形成於上述開口部內之第二絕緣膜、以及形成於上述第 8937pifl.doc/012 7 關於本發明第二觀點之半導體裝置之製造方法包括下 列步驟：形成第一絕緣膜之步驟、選擇性的移除上述第一 絕緣膜以形成開口部之步驟、於上述開口部內選擇性的形 成電容器之步驟、至少於上述開口部內形成第二絕緣膜之 步驟、以及於上述第二絕緣膜上形成第三絕緣膜之步驟。 爲讓本發明之上述和其他目的、特徵、和優點能更明 顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細 說明如下： 圖式之簡單說明 第1圖至第9圖所繪示爲本發明第一實施例之半導體 裝置之製造流程剖面圖。 第10圖所繪示爲本發明第一實施例之半導體裝置之 平面圖。 第11圖至第13圖所繪示爲本發明第一實施例之另一 種半導體裝置之製造流程剖面圖。 第14圖至第22圖所繪示爲本發明第二實施例之半導 體裝置之製造流程剖面圖。 第23圖至第25圖所繪示爲本發明第二實施例之另一 種半導體裝置之製造流程剖面圖。 8937pifl.doc/012 8 536806 第26圖至第33圖所繪示爲本發明第三實施例之半導 體裝置之製造流程剖面圖。 第34圖至第37圖所繪示爲本發明第三實施例之另一 種半導體裝置之製造流程剖面圖。 第38圖所繪示爲習知一種半導體裝置之剖面圖。 圖式之標記說明= 11、 41 :低介電常數膜 12、 42 :高介電常數膜 13、 28a、28b、28c、43 :介層窗 14、 29a、29b、29c、44 :導線 15、 30、31、45 :銅擴散防止膜 16、 50 :絕緣膜 17、 22、23 :光阻膜 18 :開口部 19、 46 :下電極膜 20、 47 :介電膜 21、 48 :上電極膜 24、 49 :電容器 25、 26、27 :層間絕緣膜 X :預留量 8937pin.doc/012 9 536806 驗佳實施例之詳細說明 請參照下列圖示，其係用以說明本發明之實施例。在 說明時，所有的圖示中相同之構件給予相同之圖示標記。 而且，在本發明之實施例中，低介電常數膜是指介電 常數爲4.0以下之薄膜。高介電常數膜是指介電常數高於 低介電常數膜之薄膜。 第一實施例 第一實施例之半導體裝置是在由低介電常數膜組成之 絕緣膜內形成開口部，然後於此開口部內形成金屬—絕緣一 金屬電容器。 第1圖至第9圖所繪示爲本發明第一實施例之半導體 裝置之製造流程剖面圖。以下接著說明第一實施例之半導 體裝置之製造方法。 首先，請參照第1圖，於低介電常數膜11上形成介 電常數高於低介電常數膜11之高介電常數膜12。之後， 利用金屬鑲嵌製程在低介電常數膜11與高介電常數膜12 內形成例如是由銅所組成之介層窗13以及第一導線14。 接著，利用灘鍍法（Sputtering)於高介電常數膜與第一 導線14上形成材質例如是氮化矽膜之銅擴散防止膜15, 並於此銅擴散防止膜15上形成作爲絕緣膜16之低介電常 8937pifl.doc/012 10 536806 數膜。在此，絕緣膜16之厚度例如是270nm。 接著，請參照第2圖，在絕緣膜16上塗佈一層光阻 膜17後，並以微影技術圖案化光阻膜17。然後，以圖案 化後之光阻膜17作爲罩幕，利用反應性離子蝕刻法 (Reactive Ion Etching，RIE)蝕刻絕緣膜16以形成開口部 18。之後，移除光阻膜17。 接著，請參照第3圖，利用濺鍍法於開口部18內與 絕緣膜16上形成材質例如是氮化鈦膜之下電極膜19後， 於此下電極膜19上形成材質例如是五氧化二鉅之介電膜 20，然後於介電膜20上形成材質例如是氮化鈦膜之上電 極膜21。在此，下電極膜19之厚度例如是60nm，介電膜 20之厚度例如是50nm，上電極膜21之厚度例如是50nm。 接著，請參照第4圖，於上電極膜21上塗佈一層光 阻膜22後，並以微影技術圖案化光阻膜22。然後，以圖 案化後之光阻膜22作爲罩幕，利用反應性離子蝕刻法圖 案化上電極膜21。圖案化後之上電極膜21只殘存於開口 部18內。之後，移除光阻膜22。 接著，請參照第5圖，於上電極膜21與介電膜20上 塗佈一層光阻膜23後，並以微影技術圖案化光阻膜23。 之後，以圖案化後之光阻膜23作爲罩幕，利用反應性離 8937pifl.doc/012 11 子蝕刻法圖案化介電膜20與下電極膜19。圖案化後之介 電膜20與下電極膜19例如是具有較上電極膜21廣之表 面積，且殘存於開口部18內。結果，在開口部18內形成 由下電極膜19、介電膜20以及上電極膜21所構成之金屬-絕緣-金屬電容器24。之後，移除光阻膜23。 接著，請參照第6圖，利用電漿增強化學氣相沈積法 (Plasma Enhanced Chemical Vapor Deposition，PECVD)於 開口部18內與絕緣膜16上形成第一層間絕緣膜25。在此， 第一層間絕緣膜25是由例如是二氧化矽膜之高介電常數 膜所組成，當然並不限於此，也可以使用在低溫形成，且 能夠進行化學機械硏磨之絕緣膜。 接著，請參照第7圖，利用化學機械硏磨法平坦化第 一層間絕緣膜25直到暴露絕緣膜16之表面。在此，爲了 不露出電容器24之表面，而希望在電容器24上保留500 埃至1000埃之預留(Margin)量X。亦即，由下電極膜19、 介電膜20以及上電極膜21所構成之電容器24之厚度以 較絕緣膜之厚度薄者爲佳。 接著，請參照第8圖，於第一層間絕緣膜25與絕緣 膜16上形成第二層間絕緣膜26，並於此第二層間絕緣膜 26上形成第三層間絕緣膜27。第二層間絕緣膜26是由例 8937pifl.doc/012 12 如是氟化旋塗玻璃膜(Fluorine Spin Glass，FSG)之低介電 常數膜所組成，第三層間絕緣膜27是由例如是二氧化矽 膜之高介電常數膜所組成。 接著，請參照第9圖，移除部分第一層間絕緣膜25、 第二層間絕緣膜26、第三層間絕緣膜27等而形成介層窗 洞與導線溝渠。接著，於介層窗洞與導線溝渠中沈積一層 阻障金屬層（未圖示），並於阻障金屬層上電鍍上一層銅膜。 然後，利用化學機械硏磨法平坦化阻障金屬層與銅膜，以 形成介層窗28a、28b、28c與第二導線29a、29b、29c。 其中，介層窗28a與第二導線29a連接電容器24之下電 極膜19，介層窗28b與第二導線29b連接電容器24之上 電極膜21，介層窗28c與第二導線29c連接第一導線14。 之後，於第三層間絕緣膜27與第二導線29a、29b、29c 上形成銅擴散防止膜30。 第1〇圖所繪示爲本發明第一實施例之半導體裝置之 平面圖。 請參照第10圖，絕緣膜16內形成有開口部18，此開 口部18內形成有電容器24。然後，以絕緣膜16包圍電容 器24，並於開口部18內之間隙形成第一層間絕緣膜25。 而且，第7圖係爲第10圖中沿著VII-VII線之半導體裝置 8937pifl.doc/012 13 之剖面圖。 在上述實施例中，形成於電容器24上之第一層間絕 緣膜25，係爲使用即使以化學機械硏磨進行平坦化也難以 產生裂痕之薄膜（高介電常數膜）。因此，能夠使用化學機 械硏磨法進行電容器24上之第一層間絕緣膜25之表面平 坦化。 而且，在絕緣膜16內形成開口部18，並於此開口部 18內形成電容器24。因此，電容器24是處於以絕緣膜16 包圍之狀況下。而且，由於爲高介電常數膜之第一層間絕 緣膜25只形成於開口部18內，因而可以減少導線間之寄 生電容。 此外，介層窗28a、28b、28c與第二導線29a、29b、 29c之周圍大部分設置有爲低介電常數膜之第二層間絕緣 膜26，因而可以減少導線間之寄生電容。 另外，由於在電容器24之周圍設置有絕緣膜16，因 此可以縮小由電容器24產生之落差。亦即，在電容器24 上形成第一層間絕緣膜25時，在第一層間絕緣膜25難以 反映出電容器24之形狀。因此，與習知技術相比較，可 以更容易的進行電容器24上之第一層間絕緣膜25表面之 平坦化。 8937pifl.doc/012 14 536806 而且，以低介電常數膜形成絕緣膜16，可以更爲減少 導線間之寄生電容。 此外，在電容器24下方形成有銅擴散防止層15。因 此可以防止來自介層窗28a、28b、28c與第二導線29a、29b、 29c之銅金屬污染設置於電容器24下方之元件（未圖示）。 另外，以化學機械硏磨法平坦化第一層間絕緣膜25 時，藉由確保預留量X可以防止電容器24之表面被損害， 因而能夠提升電容器24之性能。 而且，第一層間絕緣膜25也可以是利用塗佈法形成 之有機系絕緣膜。在此情況下，由於塗佈時有機系絕緣膜 之表面爲略平坦的，因此可以省略第7圖所示之化學機械 硏磨之平坦化製程。於是，第一層間絕緣膜25並不會受 到化學機械硏磨法之限制而可以使用低介電常數膜。如 此，在第一層間絕緣膜25使用塗佈型之膜，不但可以減 少製程步驟，更可以降低導線間之電容。 此外，在第7圖之製程中，利用化學機械硏磨製程平 坦化第一層間絕緣膜25之表面的話，也可以不必平坦化 第一層間絕緣膜25直到暴露絕緣膜16之表面。但是，由 於爲高介電常數膜之第一層間絕緣膜之殘留量會限制能夠 降低導線間寄生電容之減少量，因此較佳還是需要進行平 8937pifl.doc/012 15 536806 坦化直到暴露絕緣膜16之表面爲止。 而且在上述第一實施例也可以如下述一般，爲了保護 電容器24而於電容器24上形成銅擴散防止膜。首先，如 第5圖所示形成電容器24。接著，請參照第11圖，於電 容器24與絕緣膜16上形成銅擴散防止膜31，並於此銅擴 散防止膜31上形成第一層間絕緣膜25。接著，請參照第 12圖，利用化學機械硏磨法平坦化第一層間絕緣膜25直 到暴露絕緣膜16之表面。之後，進行與上述第一實施例 相同之步驟，而形成如第13圖所示之結構。就此結構而 言，由於在電容器24上形成銅擴散防止層31，因此可以 防止來自介層窗28a、28b、28c與第二導線29a、29b、29c 之銅金屬污染電容器24之介電膜20。 第二實施例 第二實施例之半導體裝置是以銅擴散防止膜作爲具有 開口部之絕緣膜。 第14圖至第22圖所繪示爲本發明第二實施例之半導 體裝置之製造流程剖面圖。以下接著說明第二實施例之半 導體裝置之製造方法。此第二實施例之半導體裝置之製造 方法與上述第一實施例之半導體裝置之製造方法相同之製 程省略其說明，只對於不同之製程作說明。 8937pifl.doc/012 16 536806 首先，請參照第14圖，與第一實施例相同，於低介 電常數膜11與高介電常數膜12內形成例如是由銅所組成 之介層窗13以及第一導線14。接著，利用濺鍍法於第一 導線14與高介電常數膜12上形成材質例如是氮化矽膜之 銅擴散防止膜15。其中，銅擴散防止膜15之厚度例如是 270nm 〇 接著，請參照第15圖，在銅擴散防止膜15上塗佈一 層光阻膜Π後，並以微影技術圖案化光阻膜17。然後， 以圖案化後之光阻膜17作爲罩幕，利用反應性離子蝕刻 法蝕刻銅擴散防止膜15以形成開口部18。之後，移除光 阻膜17。 接著，請參照第16圖，利用濺鍍法於開口部18內與 銅擴散防止膜15上形成材質例如是氮化鈦膜之下電極膜 19後，於此下電極膜19上形成材質例如是五氧化二鉅之 介電膜20，然後於介電膜20上形成材質例如是氮化鈦膜 之上電極膜21。在此，下電極膜19之厚度例如是60nm， 介電膜20之厚度例如是50nm，上電極膜21之厚度例如 是 50nm 〇 接著，請參照第17圖，於上電極膜21上塗佈一層光 阻膜22後，並以微影技術圖案化光阻膜22。然後，以圖 8937pifl.doc/012 17 536806 案化後之光阻膜22作爲罩幕，利用反應性離子蝕刻法圖 案化上電極膜21。在此，圖案化後之上電極膜21只殘存 於開口部18內。之後，移除光阻膜22。 接著，請參照第18圖，於上電極膜21與介電膜20 上塗佈一層光阻膜23後，並以微影技術圖案化光阻膜23。 之後，以圖案化後之光阻膜23作爲罩幕，利用反應性離 子蝕刻法圖案化介電膜20與下電極膜19。圖案化後之介 電膜20與下電極膜19例如是具有較上電極膜21廣之表 面積，且殘存於開口部18內。結果，在開口部18內形成 由下電極膜19、介電膜20以及上電極膜21所構成之金屬-絕緣-金屬電容器24。之後，移除光阻膜23。 接著，請參照第19圖，利用電漿增強化學氣相沈積 法於開口部18內與銅擴散防止膜15上形成第一層間絕緣 膜25。在此，第一層間絕緣膜25是由例如是二氧化矽膜 之高介電常數膜所組成，當然並不限於此，也可以使用在 低溫形成，且能夠進行化學機械硏磨之絕緣膜。 接著，請參照第20圖，利用化學機械硏磨法平坦化 第一層間絕緣膜25直到暴露銅擴散防止膜15之表面。在 此，爲了不露出電容器24之表面，而希望在電容器24上 保留500埃至1000埃之預留量X。亦即，由下電極膜19、 8937pifl.doc/012 18 536806 介電膜20以及上電極膜21所構成之電容器24之厚度以 較銅擴散防止膜15之厚度薄者爲佳。 接著，請參照第21圖，於第一層間絕緣膜25與銅擴 散防止膜15上形成第二層間絕緣膜26，並於此第二層間 絕緣膜26上形成第三層間絕緣膜27。第二層間絕緣膜26 是由例如是氟化旋塗玻璃膜之低介電常數膜所組成，第三 層間絕緣膜27是由例如是二氧化矽膜之高介電常數膜所 組成。 接著，請參照第22圖，與第一實施例相同，形成介 層窗28a、28b、28c與第二導線29a、29b、29c後，形成 銅擴散防止膜30。 就上述之第二實施例而言，可以得到與第一實施例相 同之效果。 而且，在第二實施例中，於銅擴散防止膜15內形成 開口部18。亦即，利用銅擴散防止膜15作爲形成開口部 18之膜(第一實施例中爲絕緣膜16)。因此，第二實施例與 第一實施例相比較，可以減少製程步驟。 而且，上述第二實施例也可以如下述一般，爲了保護 電容器24而於電容器24上形成銅擴散防止膜。首先，如 第18圖所示形成電容器24。接著，請參照第23圖，於電 8937pifl.doc/012 19 536806 容器24與銅擴散防止膜15上形成銅擴散防止膜31，並於 此銅擴散防止膜31上形成第一層間絕緣膜25。接著，請 參照第24圖，利用化學機械硏磨法平坦化第一層間絕緣 膜25直到暴露銅擴散防止膜15之表面。之後，進行與上 述第二實施例相同之步驟，而形成如第25圖所示之結構。 就此結構而言，由於在電容器24上形成銅擴散防止層31， 因此可以防止來自介層窗28a、28b、28c與第二導線29a、 φ 29b、29c之銅金屬污染電容器24之介電膜20。 第三實施例 第三實施例之半導體裝置是以銅擴散防止膜與低介電 常數膜之堆疊膜形成具有開口部之絕緣膜。 第26圖至第33圖所繪示爲本發明第三實施例之半導 體裝置之製造流程剖面圖。以下接著說明第三實施例之半 導體裝置之製造方法。此第三實施例之半導體裝置之製造 眷 方法與上述第一實施例之半導體裝置之製造方法相同之製 程省略其說明，只對於不同之製程作說明。 首先，g靑參照第26圖，與第一實施例相同，於低介 電常數膜11與高介電常數膜12內形成例如是由銅所組成 之介層窗13與第〜導線14。接著，利用濺鍍法於第一導 · 線14與高介電常數膜12上形成材質例如是氮化矽膜之銅 · 20 8937pifl.doc/012 536806 擴散防止膜15，並於此銅擴散防止膜15上形成爲低介電 常數膜之絕緣膜16。其中，銅擴散防止膜15與絕緣膜i6 之總計厚度例如是270nm。 接著，請參照第27圖，在絕緣膜16上塗佈一層光阻 膜17後，並以微影技術圖案化光阻膜17。然後，以圖案 化後之光阻膜17作爲罩幕，利用反應性離子蝕刻法蝕刻 銅擴散防止膜15與絕緣膜16以形成開口部18。之後，移 除光阻膜17。 接著，請參照第28圖，利用濺鍍法於開口部18內與 絕緣膜16上形成材質例如是氮化鈦膜之下電極膜19後， 於此下電極膜19上形成材質例如是五氧化二钽之介電膜 2〇，然後於介電膜20上形成材質例如是氮化鈦膜之上電 極膜21。在此，下電極膜19之厚度例如是60nm，介電膜 2〇之厚度例如是50nm，上電極膜21之厚度例如是50nm。 接著，請參照第29圖，於上電極膜21上塗佈一層光 阻膜22後’並以微影技術圖案化光阻膜22。然後，以圖 案化後之光阻膜22作爲罩幕，利用反應性離子蝕刻法圖 案化上電極膜21。在此，圖案化後之上電極膜21只殘存 於開口部18內。之後，移除光阻膜22。 接著，請參照第30圖，於上電極膜21與介電膜20 8937pifl.doc/012 21 536806 上塗佈一層光阻膜23後，並以微影技術圖案化光阻膜23。 之後，以圖案化後之光阻膜23作爲罩幕，利用反應性離 子蝕刻法圖案化介電膜20與下電極膜19。圖案化後之介 電膜20與下電極膜19例如是具有較上電極膜21廣之表 面積，且殘存於開口部18內。結果，在開口部18內形成 由下電極膜19、介電膜20以及上電極膜21所構成之金屬-絕緣-金屬電容器24。之後，移除光阻膜23。 接著，請參照第31圖，利用電漿增強化學氣相沈積 法於開口部18內與絕緣膜16上形成第一層間絕緣膜25。 在此，第一層間絕緣膜25是由例如是二氧化矽膜之高介 電常數膜所組成，當然並不限於此，也可以使用在低溫形 成，且能夠進行化學機械硏磨之絕緣膜。 接著，請參照第32圖，利用化學機械硏磨法平坦化 第一層間絕緣膜25直到暴露絕緣膜16之表面。在此，爲 了不露出電容器24之表面，而希望在電容器24上保留500 埃至1000埃之預留量X。亦即，由下電極膜19、介電膜 20以及上電極膜21所構成之電容器24之厚度以較絕緣膜 16與銅擴散防止膜15之總計厚度薄者爲佳。 接著，請參照第33圖，於第一層間絕緣膜25與絕緣 膜16上形成第二層間絕緣膜26，並於此第二層間絕緣膜 8937pifl.doc/012 22 26上形成第三層間絕緣膜27。第二層間絕緣膜26是由例 如是氟化旋塗玻璃膜之低介電常數膜所組成，第三層間絕 緣膜27是由例如是二氧化矽膜之高介電常數膜所組成。 接著，請參照第34圖，與第一實施例相同，形成介 層窗28a、28b、28c與第二導線29a、29b、29c後，形成 銅擴散防止膜30。 就上述之第三實施例而言，可以得到與第一實施例相 同之效果。 由於移除爲高介電常數膜之銅擴散防止膜15與形成 於此銅擴散防止膜15上之爲低介電常數膜之絕緣膜16所 構成之堆疊膜後，而形成開口部18。因此，電容器之周圍 不會只有高介電常數膜，還存在有低介電常數膜。因此， 第三實施例與第二實施例相比較，可以減少導線間之電 容。 而且，上述第三實施例也可以如下述一般，爲了保護 電容器24而於電容器24上形成銅擴散防止膜。首先，如 第30圖所示形成電容器24。接著，請參照第35圖，於電 容器24與絕緣膜16上形成銅擴散防止膜31，並於此銅擴 散防止膜31上形成第一層間絕緣膜25。接著，請參照第 36圖，利用化學機械硏磨法平坦化第一層間絕緣膜25直 8937pifl.doc/012 23 536806 到暴露銅擴散防止膜15之表面。之後，進行與上述第三 實施例相同之步驟，而形成如第37圖所示之結構。就此 結構而言，由於在電容器24上形成銅擴散防止層31，因 此可以防止來自介層窗28a、28b、28c與第二導線29a、29b、 29c之銅金屬污染電容器24之介電膜20。 雖然本發明已以一較佳實施例揭露如上，然其並非用 以限定本發明，任何熟習此技藝者，在不脫離本發明之精 神和範圍內，當可作各種之更動與潤飾，因此本發明之保 護範圍當視後附之申請專利範圍所界定者爲準。 8937pifl.doc/012 24

Claims (1)

  1. 536806 拾、申請專利範圍 1.一種半導體裝置，該裝置包括： 一第一絕緣膜，該第一絕緣膜具有一開口部； 一電容器，該電容器設置於該開口部； 一第二絕緣膜，該第二絕緣膜至少設置於該開口部 內：以及 一第三絕緣膜，該第三絕緣膜設置於該第二絕緣膜 上。 2.如申請專利範圍第1項所述之半導體裝置，其中更 包括於該第一絕緣膜與該電容器之下方設置一第一擴散防 止膜。 8937pifl.doc/012 24 3. 如申請專利範圍第1項所述之半導體裝置，其中更 包括於該電容器與該第二絕緣膜之間設置一第二擴散防止 膜。 4. 如申請專利範圍第1項所述之半導體裝置，其中更 包括於該第一絕緣膜與該電容器之下方設置一第一擴散防 止膜；以及 於該電容器與該第二絕緣膜之間設置一第二擴散防止 膜。 5. 如申請專利範圍第1項所述之半導體裝置，其中該 第一絕緣膜係選自低介電常數膜、擴散防止膜與擴散防止 膜和低介電常數膜之堆疊膜所組之族群。 6. 如申請專利範圍第1項所述之半導體裝置，其中該 第三絕緣膜爲低介電常數膜，且該第二絕緣膜爲介電常數 較第三絕緣膜高之膜。 7. 如申請專利範圍第1項所述之半導體裝置，其中該 第二絕緣膜爲利用塗佈形成之有機系絕緣膜。 8. 如申請專利範圍第1項所述之半導體裝置，其中該 電容器之厚度較該第一絕緣膜之厚度薄。 9. 如申請專利範圍第1項所述之半導體裝置，其中該 第二絕緣膜只設置於該開口部內。 8937pifl.doc/012 25 10. 如申請專利範圍第1項所述之半導體裝置，其中該 第一絕緣膜包圍該電容器。 11. 一種半導體裝置之製造方法，該方法包括下列步 驟： 形成一第一絕緣膜； 選擇性的移除該第一絕緣膜以形成一開口部； 於該開口部內選擇性的形成一電容器； 至少於該開口部內形成一第二絕緣膜；以及 於該第二絕緣膜上形成一第三絕緣膜。 12. 如申請專利範圍第11項所述之半導體裝置之製造 方法，其中該第一絕緣膜係形成於一第一擴散防止膜上。 13. 如申請專利範圍第11項所述之半導體裝置之製造 方法，其中更包括於該電容器與該第二絕緣膜之間形成一 第二擴散防止膜。 14. 如申請專利範圍第11項所述之半導體裝置之製造 方法，其中該第一絕緣膜係形成於一第一擴散防止膜上； 以及 於該電容器與該第二絕緣膜之間形成一第二擴散防止 膜。 15. 如申請專利範圍第11項所述之半導體裝置之製造 8937pifl.doc/012 26 536806 方法，其中該第一絕緣膜係選自低介電常數膜、擴散防止 膜與擴散防止膜和低介電常數膜之堆疊膜所組之族群。 16. 如申請專利範圍第11項所述之半導體裝置之製造 方法，其中該第三絕緣膜爲低介電常數膜，且該第二絕緣 膜爲介電常數較第三絕緣膜高之膜。 17. 如申請專利範圍第11項所述之半導體裝置之製造 方法，其中該第二絕緣膜爲利用塗佈形成之有機系絕緣 膜。 18. 如申請專利範圍第11項所述之半導體裝置之製造 方法，其中該電容器之厚度較該第一絕緣膜之厚度薄。 19. 如申請專利範圍第11項所述之半導體裝置之製造 方法，其中該第二絕緣膜只設置於該開口部內。 8937pifl.doc/012 27
TW091103742A 2001-03-08 2002-03-01 Semiconductor device and method of manufacturing thereof TW536806B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001065253A JP2002270769A (ja) 2001-03-08 2001-03-08 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
TW536806B true TW536806B (en) 2003-06-11

Family

ID=18923940

Family Applications (1)

Application Number Title Priority Date Filing Date
TW091103742A TW536806B (en) 2001-03-08 2002-03-01 Semiconductor device and method of manufacturing thereof

Country Status (5)

Country Link
US (2) US6617666B2 (zh)
JP (1) JP2002270769A (zh)
KR (1) KR100549787B1 (zh)
CN (1) CN1187823C (zh)
TW (1) TW536806B (zh)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002270769A (ja) * 2001-03-08 2002-09-20 Toshiba Corp 半導体装置及びその製造方法
JP4166013B2 (ja) * 2001-12-26 2008-10-15 富士通株式会社 薄膜キャパシタ製造方法
JP4037711B2 (ja) 2002-07-26 2008-01-23 株式会社東芝 層間絶縁膜内に形成されたキャパシタを有する半導体装置
US6916722B2 (en) * 2002-12-02 2005-07-12 Taiwan Semiconductor Manufacturing Co., Ltd. Method to fabricate high reliable metal capacitor within copper back-end process
US6902981B2 (en) * 2002-10-10 2005-06-07 Chartered Semiconductor Manufacturing Ltd Structure and process for a capacitor and other devices
US6703318B1 (en) * 2002-10-29 2004-03-09 Silicon Storage Technology, Inc. Method of planarizing a semiconductor die
JP2004273920A (ja) * 2003-03-11 2004-09-30 Toshiba Corp 半導体装置
JP4342854B2 (ja) 2003-07-09 2009-10-14 株式会社東芝 半導体装置及びその製造方法
US8552486B2 (en) * 2011-01-17 2013-10-08 Taiwan Semiconductor Manufacturing Company, Ltd. Forming metal-insulator-metal capacitors over a top metal layer
US20120223413A1 (en) * 2011-03-04 2012-09-06 Nick Lindert Semiconductor structure having a capacitor and metal wiring integrated in a same dielectric layer
US8649153B2 (en) * 2011-04-28 2014-02-11 International Business Machines Corporation Tapered via and MIM capacitor
US9153504B2 (en) * 2013-10-11 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Metal insulator metal capacitor and method for making the same
US9474644B2 (en) 2014-02-07 2016-10-25 Zoll Circulation, Inc. Heat exchange system for patient temperature control with multiple coolant chambers for multiple heat exchange modalities
US9722011B2 (en) * 2014-04-25 2017-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Film scheme for MIM device
US9461106B1 (en) * 2015-03-16 2016-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. MIM capacitor and method forming the same
US11049820B2 (en) * 2018-07-30 2021-06-29 Texas Instruments Incorporated Crack suppression structure for HV isolation component

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08111377A (ja) * 1994-10-12 1996-04-30 Mitsubishi Electric Corp 集積回路，及びその製造方法
US5633781A (en) * 1995-12-22 1997-05-27 International Business Machines Corporation Isolated sidewall capacitor having a compound plate electrode
JPH1041481A (ja) 1996-07-18 1998-02-13 Fujitsu Ltd 高誘電体キャパシタ及び半導体装置
US6226171B1 (en) * 1998-04-27 2001-05-01 Fujitsu Limited Power conducting substrates with high-yield integrated substrate capacitor
KR20000010154A (ko) * 1998-07-30 2000-02-15 윤종용 반도체 집적회로의 커패시터 제조방법
US6368953B1 (en) * 2000-05-09 2002-04-09 International Business Machines Corporation Encapsulated metal structures for semiconductor devices and MIM capacitors including the same
US6451664B1 (en) * 2001-01-30 2002-09-17 Infineon Technologies Ag Method of making a MIM capacitor with self-passivating plates
JP2002270769A (ja) * 2001-03-08 2002-09-20 Toshiba Corp 半導体装置及びその製造方法

Also Published As

Publication number Publication date
US20040014331A1 (en) 2004-01-22
US6617666B2 (en) 2003-09-09
US20020127792A1 (en) 2002-09-12
KR100549787B1 (ko) 2006-02-08
JP2002270769A (ja) 2002-09-20
CN1374699A (zh) 2002-10-16
CN1187823C (zh) 2005-02-02
KR20020072213A (ko) 2002-09-14
US6864137B2 (en) 2005-03-08

Similar Documents

Publication Publication Date Title
KR100904611B1 (ko) Ｍｉｍ 캐패시터 구조체 및 ｍｉｍ 캐패시터 구조체 제조방법
TW536806B (en) Semiconductor device and method of manufacturing thereof
US6344964B1 (en) Capacitor having sidewall spacer protecting the dielectric layer
US6331481B1 (en) Damascene etchback for low ε dielectric
US6074942A (en) Method for forming a dual damascene contact and interconnect
US20050191851A1 (en) Barrier metal cap structure on copper lines and vias
JP4226804B2 (ja) 半導体装置及びその製造方法
JP2007221161A (ja) 半導体デバイスで用いられるキャパシタとその製造方法
US8212330B2 (en) Process for improving the reliability of interconnect structures and resulting structure
KR19990006766A (ko) 선택적으로 배치된 낮은 케이의 유전체 아이솔레이션 영역들을 가진 이중 인레이드 집적 회로 및 그의 형성 방법
EP0660393B1 (en) Method and dielectric structure for facilitating overetching of metal without damage to inter-level dielectric
JPH1074755A (ja) マイクロエレクトロニク構造および形成方法
US6278147B1 (en) On-chip decoupling capacitor with bottom hardmask
US6350688B1 (en) Via RC improvement for copper damascene and beyond technology
CN1239318A (zh) 层间介电层平坦化制造方法
US6821886B1 (en) IMP TiN barrier metal process
US6894364B2 (en) Capacitor in an interconnect system and method of manufacturing thereof
US6806184B2 (en) Method to eliminate copper hillocks and to reduce copper stress
US6504203B2 (en) Method of forming a metal-insulator-metal capacitor for dual damascene interconnect processing and the device so formed
US6133628A (en) Metal layer interconnects with improved performance characteristics
US6815337B1 (en) Method to improve borderless metal line process window for sub-micron designs
TWI233661B (en) Method for forming multi-layer metal line of semiconductor device
KR100447730B1 (ko) 반도체 소자 및 그 제조 방법
TW413899B (en) Manufacturing process of unlanded via
CN112447514A (zh) 一种金属硬掩膜、多层互连结构及其制备方法

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees