TW536635B - Process for testing integrated circuits with access to memory points of the circuit - Google Patents

Description

α〇635 A7 B7 五、發明說明（1 ) 發明背景 本發明與測試積體電路的方法及裝 路配置有可以執行有效測試的裝置。有關且積體電 ，人所知，目前測試複雜積體電路的主要方法有兩種。 第一種方法稱為"全掃描路徑自動測試圖案向 法”或”全掃描ATPG”法，通常是用於晶片製造的測試。 此方法包括在積體電路的接腳上注入已知的信號，並 從輸出接腳上搭接出所得到的值，以與預期值比較Γ、’ 此方法使用一測試器，它的測試通道鏈結到積體電路 的輸入/輸出接腳。為能正確地實施此方法，要求之一是測 試器的通it數量要等㈣路之輸人接料數量。/、 訂 使用此種方法，特別是可測試組合邏輯功能’對已知 的組合，匕可以自動產生邏輯向量，並可以準徹底的方法 確認組合的正確實施。 線 經濟部智慧財產局員工消費合作社印製 不過，當積體電路的功能包括記憶單元時，一般來說， 它無法產生測試向量。在某些少見的情況，可以無視記憶 點的存在而產生這些向量，測試向量的數量非常大，因此 必須實施非常長的測試序列，很難將其儲存在記憶體中， 操作困難，且需要很長的測試器時間。 為避免具有記憶點之積體電路所面臨的這些缺點，吾 人可在電路中設置到達這些記憶點的存取路徑 ，它可以讀 出及寫入所有這些記憶點，按此方法，經由控制記憶點， 積體電路的功能可以縮減到可以被測試的組合功能。 習慣上’記憶點是串連配置在存取路徑上，此存取路 本紙張尺度適用中國函規格（_$ x 297公髮） 536635 Α7 Β7 五、發明說明（2) 徑可以逆向以供測試。此路徑稱為π全掃描路徑’’。此存取 路徑會在電路中增加一些輸入/輸出。 (請先閱讀背面之注意事項再填寫本頁) 此第一種方法包括一主要缺點。 積體電路的每一個輸入/輸出都需要測試器通道的實 體存取。不過，現今積體邏輯電路的輸入/輸出數量已超過 數百，且很快就會逾千，而目前的測試器只有數百條通道。 因此，現用的測試器將變得不適合測試現今的積體電路。 更明白地說，測試器的通道數量愈多，它們的價格就 愈高。 此缺點在大型電路中更為嚴重，而這些大型電路最容 易出現操作的錯誤。就這些電路而言，測試是在冗長、昂 貴的封裝之前直接在矽晶片上執行，先行封裝可能會徒勞 無功，因為電路可能會有瑕疵。由於執行晶片上測試需要 探針板的輔助，它的成本及結構複雜度隨著探針的數量急 速增加，特別是由於探針共面的限制。 基於這些理由，實施ATPG法只是將某些輸入/輸出接 腳鏈結到測試器上。因此，某些輸入/輸出無法測試，此表 示電路中某些區域未被測試，這會影響製造測試的品質。 經濟部智慧財產局員工消費合作社印製 表3顯示以此種習知方法測試電路，其中以參考編號10 所指示的是未連接的引線，且未測試的區域以影線表示。 第二種測試積體電路的習知方法允許檢查及觀察電路 輸入/輸出上的邏輯位準，即使是封裝互連無法實體存取的 位置。此方法特別是用於表面黏裝的球柵封裝（BGA封 裝），或是在多層印刷電路的情況。 -4- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） A7 B7

經濟部智慧財產局員工消費合作社印製 536635 五、發明說明（3 )

布 邊界掃描”，是由IEEE 標準 1149.Γ1 Joint Teat Action Group”所定義 印刷電路板及焊接在這些板上的積體々本上疋測口式 讀供-存取路徑到輸人/輸出，它^。此麵標準 入/輸出的實體連接。 取代與沒些輸 實施第二種類型的測試是將此測試所指〜τ。 ^ ，電路及承載它的印刷電路板，此邏輯二== 制态（’’測試存取埠控制器”)控制下，偵 …、 ^ ^ j出現在輸入的邏 輯位準，及/或將邏輯位準加諸於積體電路的輪出 模式下’對輸人及對輸“言，此邏輯都是透明的。 "因此，電路板上的積體電路配置—環路式的存取路 徑’將相關電路的輸人/輸出組串連在—起， 電路的環路都串連在一起。 ^ 因此，邊界掃描鏈環繞被積體的組件，也 些組件的電路板。-通㈣邊界掃描鏈串連每1組件的 邊界掃描鏈’俾使每—個組件的每—個輸人/輸出接塾以及 =路，的每—條轨都可從電路板的外部存取，從電路板的 一特定端點經由一條相同路徑，偵測到或加諸於的資料都 在此串連的路徑中傳送。 經由此種配置，邊界掃描也可測試電路板上積體電路 間的互連。在此情况’測試向量被連續地載入邊界掃描路 從’接著經由組件的輸出緩衝器送給要被測試的互連。經 由組件的輸入，在邊界掃描中取樣測試的結果，接著連續 地輸出到測試器。 I.---^-------鲁裝--------訂---------^^1 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度翻中國國家標準(CNS)A4 公釐) 3 6 6 A7 B7 五、發明説明（4) (請先閱讀背面之注意事項再填寫本頁) "内部測試"模式適合測試組件本身，將測試向量連續 地載入邊界掃描路徑，接著施加到積體電路的内部邏輯。 在邊界掃描路徑中取樣結果，並被測試器順序地讀取。 第二種測試法的缺點是：實施的時間特別冗長，特別 是在内部模式，電路板的組件都要被測試。此外，此測試 法特別不適合測試安裝前的積體電路，特別不適合測試包 含記憶元件的積體電路。 本發明的目標是解決上述各項缺點，所提出測試積體 電路的方法不需要將電路所有的輸入/輸出都連接到測試 器就可以測試廣大的區域，甚至是整個電路，此外，本方 法執行測試的速度遠快於習知的測試方法。 除了以上所述，本發明對積體電路製造測試的涵蓋範 圍較習知的全掃描ATPG法有所增進，但不需增加測試器的 通道數量。 經濟部智慧財產局員工消費合作社印製 按照本發明，達成這些目標的方法是測試積體電路的 記憶點與邊界掃描鏈，其中，從電路的外部端點經由到達 記憶點的存取路徑，寫入記憶點及/或從記憶點讀出，其特 徵是邊界掃描鏈被活化，以便加諸及/或觀察積體電路之輸 入/輸出上的邏輯位準。 從以下的詳細描述並參考附圖，即可明瞭本發明的其 它特徵、目標及優點，其中： -圖1是按照習知技術之純組合功能的積體電路； -圖2是按照習知技術之包括組合功能及記憶單元的積 體電路； 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）

它 536635 五、發明說明（5) -圖3是與圖2相同的電路，其中的 習知技術的顧5方法時，未被測試到的區°域5表不當使月 -圖4是按則知技術配置邊界掃_的積體 的輸入及輸出都詳細表示； 、 圖5是按照本發明的積體電路，复 存取路徑已與邊界掃描路徑連接在—起；5己憶單元合 圖::顯示按照本發明的積體電路，並 憶早兀的存取路徑與邊界掃描路徑間的連接聲置τ “ 圖钟顯示的積體電路有3個主要部分^邊界掃描秦 及3G，以及位於兩模组間構成積體電路之右 心的部分40。 在此所顯示的兩模組20及3〇完全相同。兩模组2〇及3 中的每-個都是與接腳與晶片之核心4〇間的直接鏈結平中 配置。 現只描述模組20,模組30的元件與模組2〇完全相同。 模組2〇具有2端，每一端都是多工器22、24構成。在金 ' 兩個夕工态中的第一個22接收一控制信號，稱為 佗號位移”，它將格架構成”移出"或，，載入"。 在圖4左側之格2〇的情況，多工器22在它的第一輸入2 接收一接腳信號，例如是接收自電路板上其它晶片的信號 *在多工器22的第二輸入23上稍後接收一輸入信號si : 攜帶要被傳送到邊界掃描鏈的資料，且如果稍後是，，移出 模式，該資料是要被格20載入的資料。 在兩多工器22與24之間，格中有兩個暫存器25及26， -7- 本紙張尺㈣用’國家標準（CNS)A4規格⑵Q x 297公爱） ------------•裝--------訂---------^^1 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 ΚΙ Β7 -——--------- 五、發明說明（6 ) '~ 其中-個暫存器25送出-個輸出信號s◦，要在邊界掃 傳送給晶片4〇的其它輸入/輸出格(未顯示），或其它曰曰片田 位移暫存器25也接收一時計信號吐，另一暫存^曰％接 收一 upd信號，用以更新格20的輪出鎖存，此表示，;此格 20被活化時，格20的記憶構成積體電路之此輸入或:轸^ 所選擇的邏輯位準。 ’ 位移暫存器25也送出信號S0給某特定的格’它包含此 格所捕捉的資訊及/或記錄在格2〇内的資料，且可被分析以 便解釋測試。 因此’ SI是串列資料輸入，so是串列資料輸出。 位於格20另一端的是多工器24，亦即位於格20與晶片 核心40之間，接收”m〇de”信號以控制格2〇，以使格2〇傳送 給晶片核心40的信號不是在接腳21所接收的信號，而是由 鎖存在格20之内容所組成的信號。 信號SI與SO也傳送經過積體電路，在串連這些輸入/ 輸出的整個邊界掃描環路上從輸入/輸出格到輸入/輸出 格。 在習知的方法中，此種積體電路包括一 TAP控制器， 未顯示，它的角色是為積體電路的邊界掃描鏈產生控制信 號 SHIFT、UPD、CK及MODE 等。 當測试一電路板時’ TAP控制器本身接收流過電路板 之邊界掃描路徑的控制信號。與要加諸於它的積體電路之 某些格之邏輯位準有關的指令，經由這些控制信號傳送給 電路的TAP控制器。反之，捕捉某些格上的邏輯位準，也 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----*------裳--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 536635

經濟部智慧財產局員工消費合作社印製 η 口口卜心,,,τ 叫π ]土工^寻 。 :示按照本發明的積體電路，包括一组接物 :二個接腳與輸入/輸出細結合。格11〇被邊界掃細 路徑120(以雙虛線表示）串連_合 η ^〒柄口因此，此周圍路徑12 構^-祕m，它繞行於電路的周圍，從輸人 到輸入/輸出格110。 此積體電路包括組合功能130與記憶單元140 凡140被路徑15G交互串連，可以從外部接㈣時取這^ ===顧，ww㈣此_咐接^ =《為⑽的接聊則*連接到測急 四。在圖5中連接的接腳1G3加長並以粗線表巾， 的接腳105僅以短細線表示。 ⑽此積體電路的輯是從外部使_ 作用同日寸活化邊界掃描路控120。 路徑150用來將記憶體刚置於既定的狀態，或者在須 =過程中捕捉它們的狀態。同時，邊界掃描物2〇也用 Ϊ= 的邏輯位準加諸於某些未連接的輪入,_， 或用來捕捉要被觀察的邏輯位準。 因此，記憶體U0經由路徑150被相，以及 的格105經由邊界掃描路徑12〇被作用。 的通=Γ1_式中’所選擇的信號經由測試器 的通道直接注入連接的接腳1〇3。 ^^尺度過用悄國家標準（CNS)A4 ϋ21() χ 297公 (請先閱讀背面之注意事項再填寫本頁) 裝 訂----- 華_ - 9- 536傲 A7 B7 五、發明:說明（名） 邊界掃描路徑120連接到測試器，將一信號發送到此路 徑’選擇指定活化某些沒有被連接的其它格1G5，並在其上 加諸一既定的邏輯位準。 /、 經由使用邊界掃描路徑12〇與接腳1G3的直接連接，測 試器可以存取積體電路所有的翻_。因此，任何所需要 的測試向量都可施加到—組包括連接之接腳⑻與未連接 之接腳10 5的所有接腳。 經由結合被直接連接作用的某些接腳以及經由邊界掃 描路徑120間接作㈣輸人㈣，將既定的位準施加到一 群輸入/輸出接腳100上。 本毛月也面對沒有可直接被動作的接腳，以及除了經 由邊界掃描外’沒有其它可用來加H讀取輸人/輸出的邏 輯位準’㈤時’經由一或多個直接存取這些記憶體⑽以直 接動作記憶體單元140。 以具有15個記憶單元的電路為例，它可能採用15條路 徑以直接存取每一個記憶體，邊界掃描為電路的單元形成 第16條控制路徑。當然，也可以將15個記憶料串連在一 條相同的路徑上，如圖5所示。 在圖5的典型實施例中，到記憶單元14〇的存取路徑15( 與邊界掃描路徑m連結，以使這兩條路徑成為到記憶單元 140獨一且相同的鏈，也將輸入/輪出格u〇串連於其中。 因此，從電路外部之獨一的連接108注入到此鏈結的串 列貧料，作用到記憶點丨40也作用到輸入/輸出格110。 圖6中顯示的結構即是邊界掃描路徑12〇與用以直存取 -10. 本紙張尺7又過用〒國國豕標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裳--------訂---- 華 經濟部智慧財產局員工消費合作社印製 536635 五、發明說明（9) 記憶體^之路經15G的此種連結。此較佳結構顯現的優點 是當不貫施測試時’將邊界掃描路徑12 〇留給TA P控制器使 用’以及’當按照本發明執行積體電路的測試期間，^ 活化邊界掃描路徑12〇。 —為做到此，料存取記憶體刚的鏈⑼錢界掃描路 徑120間的鏈結經由至少—個多卫器的控制，多卫器是由從 接腳108注入的模式信號ATPG-mode控制。 由：Π用的方法，邊界掃描路徑120包括6個鏈結。在圖6 連接徑12。繪製成簡單的長方形，並㈣ 成也=:=_單一成的總 :分的邊界掃描鏈（包括串連的格Η。）·控制器2〇〇 路徑15〇(在習知技術中也稱為全掃描Ατρ 的接合則詳細顯示。 此接合疋位於邊界掃描鏈上之TAP控制器200的下 /子，以及存取路徑丨5〇上之記憶點14〇的下游。 在此結構中，接腳1〇8構成在路徑150上相互平行流到 此接合之1組4個鏈結的外側端。 這4個鏈結是： 及执.ATPG"S1鍵結，傳送一資訊載波信號給記憶單元140 r :110，控制某記憶體140的狀態或某輸入/輸出110的邏 耳:準’、它可以識別特別指定給它們的是那—個信號。此 G si通道在接腳1〇8與它與邊界掃描鍵的接合間傳送， •裳· 訂--------- 華 (請先閱讀背面之注意事項再填寫本頁) A7 B7___ 五、發明說明（10) 記憶單元140串連配置； -ATPG-se鏈結，傳送"移出”或”載入”的架構信號SE給 邊界掃描，用以選擇邊界掃描的格； -CLOCK鏈結，用以將一時計信號CK傳送給邊界掃描 的各元件，以及； -ATPG-mode鏈結，傳送控制信號MODE用以指示邊界 掃描120是鏈結到TAP控制器200或是存取記憶體140鏈。在 後者的情況時，邊界掃描鏈120串連於ATPG鏈150。 ATPG-mode鏈結被連接到5個多工器（或相等的功 能），每一次構成一個控制通道。 第一多工器210的第一輸入接收在ATPG-si鏈結上傳送 的SI信號，第二輸入接收來自TAP控制器200的SI輸入信 號。 第二多工器220的兩個輸入分別接收來自接腳的時 計信號CK及來自控制器200的另一個時計信號CK。 第三多工器230的輸入分別接收來自接腳log的se信 號及來自控制器200的SHIFT信號。 經濟部智慧財產局員工消費合作社印製 弟四多工240的兩個輸入分別接收來自控制器2〇〇的 m〇de信號及指示為"丨”的固定活化信號。 當從ATPG-mode鏈結注入接腳108的模式信號為〇時， 邊界掃描120的SI、MODE' SHIFT、CK及UPD等鏈結被鏈 結到控制器200，即如一般的電路。 另一種說法是，當沒有活化測試模式信號傳送到接腳 1〇8時’邊界掃描12〇鏈結到它的控制裝置2〇〇,設計為執行 -12- 本紙張尺度適用中“冢標準（CNS)A4規格⑵G x 297公爱） "—"·%---- 536635 A7 B7 五、發明說明（11) 目前的邊界掃描測試。 另一方面，當接腳108的ATPG-mode通道上傳送測試活 化信號時，邊界掃描120的SI、CK、SHEIT通道分別鏈結 到接腳108用以施加SI、、SE信號的ATPG-si、Clock、 ATPG-se鏈結，同時，邊界掃描120的MODE及UPD鏈結被 鏈結到固定的活化值1。 因此’當接腳108的ATPG-mode鏈結接收到活化信號 日守’邊界知^彳田路梭12〇及格Π 0是由從外部施加到接腳1 〇8 的SI、CK、SE信號控制。 在相同的情況，邊界掃描路徑12〇所接收的信號]^〇1)]£ 及#號11?0是永久的活化信號，因此，在按照本發明的測 试期間’邊界掃描之輸入/輸出格所鎖存的内容取代了一般 從這些格之接腳所搭接出的信號。 須注意，到記憶體140的存取路徑150不像邊界掃描 120,它是永久鏈結到接腳108的時計輸入，而邊界掃描12〇 是根據施加在接腳108之模式信號的内容連結到控制界 或接腳108的時計信號。 邊界掃描鏈120的輸出構成接腳1〇9，也载一鏈妹，將 此接腳109鏈結到控制器2〇〇,因此，來自邊界掃描12〇的輸 出信號SO回到控制器200。 在按照本發明測試期間，連接到接腳108的atpg_w、 Clock、ATPG-mode及ATPG-si等輸入，使串連記憶體14〇 與格110的連接鏈活化，將一所選擇的狀態施加到記憶體 140,並經由邊界掃描鏈將一選擇的信號加諸到積體電路中 -13- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 0 ·ϋ n ·ϋ ϋ n n BIN 一# 口t a n 1 n in emmt 華- 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印裝 A7 B7 玉、發明說明（12) 所選擇的輸人/輸並經由邊界掃㈣⑽捕捉得 體電路之輸入/輸出100上的信號，以及接腳109上的: 在積體電路顺期m電路絲在電。路板 上时’使用電路中的一邏輯，並使用該邏輯存取電路的輸 入/輸出，特別是無法存取的電路。因此，對具有 /輸出之複雜積體電路的測試涵蓋範圍得以增加。 在P中增加少數幾個邏輯閑以便將邊界掃描鏈120 柄合到全WATPG鏈，當按照本發明實施測試時，將其置 於非透明模式，並將它的時計稱合到柳_試時計。/、 對測試器有利之處是直接到 的通道接線較少。 狀輸人/㈣接腳100 因此，測試器包括一模組，用以將測試 與這些通道鏈結的輸人/輪出，並用以接收離開這直J^入入/ 輸出1 〇 〇的㈣’並將它們與預期信號做比較。測試器 括一裝置，用以控制積體電路的邊界掃描鏈120,它i首^ 注入/純協調，以便在直接連接到 輸、 出⑽與經由邊界掃描鏈12〇連接到測試器 上產生測試向量。 /¾出105 此例子結合了直接注入與經由邊界掃 得以對電路所有部分進行測試，且特別由於使用== 受之通切對電路做快速衫整的n 經由結合直接注入接腳以及經 的測武。 向量，甚至可以不需依賴插入記憶點。七田縫注入測試 ATPG 15G與邊界掃描鏈竭連接，經由同—條輸入 -14- AWI --------訂-------— (請先閱讀背面之注意事項再填寫本頁) ^紙張尺度綱巾關家標準（cns)aT^^·^ 297公釐）

A7

Claims (1)

1. 補

   • 種用以測試包括記憶點（140)及邊界掃描鏈（120)之積 〇 體電路的方法，該測試方法運用一延伸於積體電路之 存取路徑（150)，該存取路徑自該電路之輸入/輸出（1〇8) 開始延伸至記憶點（140)致使寫入記憶點（140)及/或自記 隐點（140)讀出可經由該存取路徑，利用此方式使積體 電路之功能變成為可測試，且各記憶點成為可控制， 15 本方法特徵在於··邊界掃描鏈（120)於測試中也被活化 ，以便施加邏輯位準於積體電路之輸入/輸出（120)上及 或镜察積體電路之輸入/輸出（丨2〇)上的邏輯位準，使 得積體，路之可測試功能包含有亦受控制之輸入/輸出 而不必實際地阻礙該輸入/輸出（14〇)。 2·如中4專利城第1項的方法，其特徵在於：到記憶點 ⑽)的存取路徑（15〇)與邊界掃描鏈⑽)同時被活化。 經濟部智慧財產局員工消費合作社印製 3·如申請專利範圍第以2項的方法，其特徵在於：到記 ^點⑽)的存取路徑⑽)與邊界掃描鍵是經由包括到 己L、占（M0)之存取路徑（⑼)與邊界掃描鍵(.）串連的 線活化。 25 4.，申請專利範圍第1或2項的方法，其特徵在於：邊界 ，⑽)是經由鏈結到TAP控制器⑽)下游之邊界 掃描鏈（120)的活化路徑（15〇)活化。 5.如申tf專利範圍第4項的方法，其特：活化路徑 ____ - 16 _ 891 U-claim-接 本紙張尺度中“家標準(cns)a7^^^^ 536635

   (150)至少經由一邏輯閘（210、220、230、240、250)鏈 結到邊界掃描鏈（丨2〇)，能將邊界掃描鏈（120)鏈結到邊 界掃描的活化路徑（150)，或是TAP控制器（200)，是控 制L號(ATPG-mode)的函數。 6·如申請專利範圍第4項的方法，其特徵在於：活化路徑 (15〇)包括置於至少一個記憶點（140)的至少一個通道 (ATPG-Si)，當後者被活化時，此通道能與邊界掃描鏈 (120)串連。 7·如前述申請專利範圍第1或2項的方法，其特徵在於： 邊界掃描鏈（120)的輸入通道(Si)、時計通道(Ck)以及架 構通道（Sh)被鏈結到邏輯閘（210、220、230、240、 25〇) ’它能根據一控制信號(ATPG-mode)將這些通道(Si 、ck、Sh)鏈結到TAP控制器（200)的輸入通道(si)、時 计通道(ck)以及架構通道(sh)，或鏈結到活化路徑（15〇) 的輸入通道(Si)、時計通道(ck)以及架構通道(Sh)。 8·如剷述申請專利範圍第丨或2項的方法，其特徵在於·· 所有的記憶點（140)都串連。 經濟部智慧財產局員工消費合作社印製 9·如前述申請專利範圍第丨或2項的方法，其特徵在於： 積體電路中至少某些輸入/輸出（1〇〇)直接連接到測試器 ，測試器能將所選擇的信號直接注入到這些輸入/輸出 (100)，及/或直接從這些輸入/輸出（1〇〇)接收輸出信號 ，並將這些輸出信號與預期信號做比較。 10·如刖述申請專利範圍第9項的方法，其特徵在於：注入 及/或直接ϊ測的測試器與一控制邊界掃描鏈（12〇)的裝 -17 - 本紙張尺度適用中國國家標準(CNS)A4規格（21〇 x 297公复） 536635 六 申請專利範圍 'Ji 補充 置協調，以便在直接連接到測試器的輸入/輸出（103)與 經由邊界掃描鏈(120)連接到測試器的輸入/輸出（丨〇5)上 產生測試向量。 11·如岫述申請專利範圍第丨或2項的方法，其特徵在於： 電路包括到記憶點（140)組之存取路徑（15〇)， 以及，藉 控制该組記憶點（140)以進行測試，以便將積體電路的 功能縮減成一組合功能。 10 15 20 12· —種積體電路，包括邊界掃描鏈（丨2〇)以及到至少一個 記憶點（140)的存取路徑（150)，其特徵在於：存取路徑 (150)與邊界掃描鏈(12〇)串連，以及，電路中包括裝置 (220、230、240、250)，用以同時介入存取路徑（150) 的記憶點或許多點（140)以及邊界掃描鏈（120)的格（1ι〇) 13·如申請專利範圍第12項的積體電路，其特徵在於：用 以同時介入存取路徑（UO)的記憶點或許多點（14〇)以及 邊界掃描鏈（120)之格（11〇)的裝置（22〇、230、240、 250)包括至少一個邏輯閘（22〇、23〇、24〇、25〇)，以將 邊界掃描鏈（120)鏈結到存取路徑（15〇)，或是鏈結到 TAP控制器（2〇〇)。 14·如申請專利範圍第12或第13項的積體電路，其特徵在 於··邊界掃描鏈（120)的輸入通道(SI)、時計通道(CK) 以及架構通道(SHIFT)被鏈結到邏輯閘（220、230、240 、25〇)，它能根據控制信號(MODE)，將這些通道鏈結 到TAP控制器（2〇0)的輸入通道(SI)、時計通道(CK)以及 -18 本紙張尺度適用中國國家標準(CNS)A4規格（210 X 297公釐） 言VP

   536635 六、申請專利範圍 架構通道(SHIFT)，或疋鏈結到存取路徑（15〇)的輸入通 道（ATPG-Si)、時計通道（ATPG-Ck)以及架構通道 (ATPG-se)。 15·如申請專利範圍第12或13項的積體電路，其特徵在於 5 :積體電路所有的記憶點（140)都串連。 16· —種積體電路測試器，包括第一模組，用以加諸及/或 項取積體電路之g己憶點（140)的狀態，其特徵在於：包 括第二模組，經由電路的邊界掃描鏈（12〇)加諸及/或讀 取輸入/輸出格(11 〇)的狀恶’與第一模組同時動作。 10 17·如申請專利範圍第16項的積體電路測試器，其特徵在 於：係設計成使能將記憶點（140)的控制信號(SI)及邊界 掃描鏈（120)之輸入/輸出（11〇)的控制信號(SI)同時注入 積體電路。 18·如申請專利範圍第17項的測試器，其特徵在於：係設 15 計成使能在同一條通道上注入記憶點（140)的控制信號 (51)與邊界掃描鏈（120)之輸入/輸出（11〇)的控制信號 (51)。 19·如申凊專利範圍第16到18項中任一項的測試器，其特 徵在於：包括一系列的通道，能直接連接到積體電路 20 的輸入/輸出（103)，以及一模組，它能將所選擇的信號 直接注入這些輸入/輸出（103)，及/或從這些輸入/輸出 (103、109)接收輸出信號，以便將這些輸出信號與預期 信號做比較。 20·如申請專利範圍第19項的測試器，其特徵在於：包括 -19 - 本纸張尺度適用中國國家標準(CNS)A4規格（210x297公釐） 計 線 536635 92U4 修iE 年月曰4 、補充 六、申請專利範圍 -控制積體電路之邊界掃描鏈(12G)的裝置，與直接注 入輸入/輸Hi接收模的協調，以便在直接連接到測試器 的輸入/輸出（1〇3)與經由邊界掃描鍵⑽)連接到測試器 的輸入/輸出（105)上產生測試向量。 21·如申睛專利範圍第16到18項中任一項的測試器，其特 徵在於·控制該記憶點（14〇)組的#法能將積體電路的 功能縮減成一組合功能。 經濟部智慧財產局員工消費合作社印製

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