535360 A7 經濟部中夬榡準局員工消費合作社印製 五、發明説明（丨） 發明背景： (一) 發明領域： 本發明是有關於一種積體電路中時序訊號之分佈的電 路，可提供多重時序相位具有與外界系統時序相較下最小的 時脈誤差。 (二) 相關先前技術描述： 諸如同步動態隨機存取記憶體(SDRAM)之積體電路中時 序分佈的結構和時間已由Mr. T. Saeki等人揭露於"A 2.5ns Clock. Access 250MHz, 256Mb SDRAM with Synchronous Mirror Delay’丨(IEEE journal of Solid-State Circuits， Vol·31 No· 11 Nov· 1996, pp 1656-1664)中並繪於圖 la 和 lb中。系統時間XCLK由輸入緩衝器IBUF接收。輸入緩衝器 IBUF從系統時間XCLK的輸入到輸入緩衝器IBUF的輸出具有 一延遲時間，標明爲dl。輸入緩衝器IBUF的輸出是多重內 部緩衝器INTBUF的輸入。內部緩衝器INTBUF將把內部時序 ICLK傳送至積體電路晶片中的功能單元。內部緩衝器INTBUF 的延遲時間標示爲d2。 內部時序ICLK將作爲時序訊號，用來將積體電路晶片中 的數位資料同步傳送至資料輸入/輸出緩衝器以及積體電路 晶片的資料匯流排上。內部時序ICLK將會因輸入緩衝器 IBUF之延遲dl和內部緩衝器INTBUF而延遲或誤差。既然例 如同步動態隨機存取記憶體(SDRAM灌體電路之功能的時間 是取決於內部時序ICLK，從同步動態隨機存取記憶體(SDRAM) 拿取或讀取數位資料的使用時間Ta。。將不能小於時序的誤差 3 本紙張尺度適用中國國家標準（CNS ) A4祝格（210X297公釐） (請先閲讀背面之注意事填寫本頁) 裝·
、1T -線 535360 A7 B7 經濟部中央標準局員工消費合作衽印製 五、發明説明（y) 時間dl+d2。當電腦系統時間接近傳輸速率100MHz時，則需 要同步動態隨機存取記憶體(SDRAM)的使用時間Ta。。介於系 統時間XCLK週期+/-Ins內。這意謂著必須從時序分佈系統 中消除時間波形誤差。 鎖相迴路(PLL)和延遲鎖定迴路(DLL)是眾所皆知用來 將兩訊號同步的技術。在兩種情況中，要達成同步或是鎖相 所須的時間可能是五十個週期或是更多。在同步動態隨機存 取記憶體(SDRAM)的運用上，這麼長的鎖相時間將使得內部 時序訊號ICLK在同步動態隨機存取記憶體(SDRAM)非致動的 期間內不能無效。這將使得同步動態隨機存取記憶體(SDRAM) 的電力消耗增加到不希望的程度。 時序同步延遲(CSD)是一種可在兩個時間週期內消除時 脈誤差dl+d2的同步電路。本技術中兩種著名的時序同步延 遲(CSD)型式分別爲閂鎖式時序同步延遲(CSD)和非閂鎖式 同步鏡像延遲SMD 〇 圖2a和2b顯示了時序同步延遲(CSD) —般結構的電路 圖和時序圖。同圖la，系統時間XCLK由輸入緩衝器IBUF 接收。輸入緩衝器IBUF的輸出IB0延遲了 dl時間。輸入緩 衝器IBUF的輸出IB0做爲延遲監控電路(DMC)的輸入。延遲 監控電路(DMC)將提供把輸入訊號IB0延遲一固定量的輸出 訊號，此固定量通常爲輸入緩衝器IBUF的延遲dl和內部緩 衝器INTBUF的延遲d2的總合。 延遲監控電路(DMC)的輸出將做爲前進式延遲陣列(FDA) 的輸入。前進式延遲陣列(FDA)包括許多延遲元件，每個都 ____ 4 (請先閱讀背面之注意事\^填寫本頁) •裝· 訂 -線· 本紙張尺度適用中國國家榡準（CNS ) A4現格（210X297公釐） 經濟部中夬標準局員工消費合作杜印製 535360 A7 B7 五、發明説明（）） 將把前進式延遲陣列(FDA)的輸入延遲一時間增量tdf。前進 式延遲陣列(FDA)每個元件的輸出爲每個後續延遲元件的輸 入，且同時爲前進式延遲陣列(FDA)多重輸出之一。 前進式延遲陣列(FDA)的多重輸出做爲鏡像控制電路 (MCC)的輸入。輸入緩衝器IBUF的輸出IB0同時提供做爲鏡 像控制電路(MCC)的多重輸入。輸入緩衝器IBUF的輸出IB〇 與每個前進式延遲陣列(FDA)的輸出相比較。當前進式延遲 陣列(FDA)的一個輸出對齊輸入緩衝器IBUF的輸出B0之第 n+1個脈衝時，鏡像控制電路(MCC)將把此輸出轉送至後退式 延遲陣列(BDA)。鏡像控制電路(MCC)具有多重輸出可傳送任 一個從前進式延遲陣列(FDA)來的輸入訊號至後退式延遲陣 歹[J(BDA)。後退式延遲陣列(BDA)包含多重延遲元件。每一個 延遲元件具有與前進式延遲陣列(FDA)相同延遲時間的延遲 時間U。 延遲之時序脈衝將延遲一因數： tfda=tck - (dl+d2) 其中： τα是外界時序的時間週期。TFDA是外界時序少掉時脈誤 差dl+d2的時間週期。 延遲之時序脈衝更將於後退式延遲陣列(BDA)中延遲 。因此後退式延遲陣列(BDA)的第η個脈衝輸出將會延遲 2dl+d2+2[Ta -(dl+d2)]的因數。這將使得後退式延遲陣列 (BDA)的第η個脈衝輸出與系統時間XCLK的第n+2個脈衝輸 出相差內部緩衝器INTBUF的延遲d2。 5 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）
535360 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（0 ) 後退式延遲陣列(BDA)的輸出將做爲內部緩衝器INTBUF 的輸入。則第η個內部時序ICLK將對準系統時間XCLK。 鏡像控制電路(MCC)具有兩種型式。第一種型式爲由Mr. Τ· Yamada 等人揭露於’’Capacitive Coupled Bus with Negative Delay Circuit for High Speed and Low Power(10GB/s <500mW) Synchronous DRAMn(Digest of Papers for IEEE Symposium on VLSI Circuits? 1996, pp. 112-113)—文中，是將所選擇的前進式延遲陣列(FDA)的 延遲段落固定於閂鎖中傳送至後退式延遲陣列(BDA)。一但 此閂鎖被設定，只有在同步動態隨機存取記憶體(SDRAM)非 致動的時間才能被重置。基於同步動態隨機存取記憶體 (SDRAM)的反應，將重做決定所需之延遲長度。 鏡像控制電路(MCC)的第二種型式爲同步鏡像延遲。鏡 像控制電路(MCC)將成爲一當前進式延遲陣列(FDA)的輸出 對準輸入緩衝器IBUF的輸出IB0之第n+1個脈衝時才會打 開的傳通閘。同步鏡像延遲將於系統時間XCLK的每個週期 被選擇，選擇哪個延遲元件符合對齊輸入緩衝器IBUF的輸 出IB0之要求。 隨著現代電腦對系統時間的要求越來越提升，加倍同步 動態隨機存取記憶體(SDRAM)傳輸資料的頻率是必要的，也 就是在每個時間週期中從資料匯流排傳送資料至系統兩 次。 新的同步動態隨機存取記憶體(SDRAM)稱爲雙倍資料速 度(DDR)SDRAM。目前討論的雙倍資料速度同步動態隨機存取 ___ 6 $氏悵尺度適财nil家標準（CNS ) Α4_ ( 2Κ)Χ297公釐)" -- (請先閱讀背面之注意事項 ^填寫本頁) 裝_ 訂 線_ 535360 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（Γ) 記憶體(DDR SDRAM)的規格中並未規範系統時序XCLK具有精 確的50%責任週期。然而，在時間週期開始時，第一筆資料 必須初現於資料輸出/輸入緩衝器上，也就是當系統時序 XCLK從第一個邏輯位準(0)上升至第二個邏輯位準(1)時。而 在系統時間週期τα—半或是與系統時序XCLK差180度相位 時，第二筆資料必須出現於資料輸出/輸入緩衝器上。 這產生了對具有精準50%責任週期的雙相位時序的需 求。雙相位時序必須在時間致動訊號XCKE開始兩個週期內 與系統時序XCLK達到無時脈誤差。 Rumreich等人發表的美國專利第5663767號中插述— 個使用鎖住的延遲線輸出訊號將影像時脈邊緣對齊影像訊 號的水平同步訊號之時脈重新計時裝置。延遲線的輸出訊號 是根據與水平同步訊號的對齊而選擇。 Mr. Ashuri於美國專利第5489864號中發表一個用來去 除時脈誤差並調整合成波形延遲積體電路。合成波形起初是 藉由一位移和圖樣暫存器耦合至一同步延遲線和圖樣唯讀 記憶體(ROM)之數位-時間領域轉換器產生。同步延遲線產生 針對參考訊號產生大量接頭。每一個接頭具有一單位延遲時 間並耦合至數位-時間領域轉換器上。上述的積體電路包栝 一微小延遲校準電路，去時脈誤差控制電路，以及—延遲內 差電路。微小延遲校準電路耦合至同步延遲線和去時脈誤差 控制電路上。去時脈誤差控制電路更近一步稱合至位移與延 遲內差電路上。延遲內差電路接收數位-時間領域轉換器的 輸出並產生一去除時脈誤差的合成波形。 7 (請先閲讀背面之注意事項寫本頁) i 裝 -線 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 經濟部中央標準局員工消費合作社印製 535360 A7 B7 五、發明説明（尽） 發明之簡要說明： 本發明的主要目的爲在積體電路內提供一內部時序電 路以產生與外部系統時脈訊號同步並有最小時脈誤差的內 部時脈訊號。 本發明的另一目的爲在積體電路內提供一內部時序電 路以產生具有精準責任週期的內部時脈訊號。 本發明的還有一目的爲在積體電路內提供一內部時序 電路以產生與外部系統時脈訊號同步並有最小時脈誤差，具 有多重相位之多重時脈訊號。 爲了達成上述及其它目的，我們將以一具有輸入緩衝電 路之同步行進延遲電路來接收，緩衝，並放大外部時脈訊 號。輸入緩衝電路具有一延遲時間標示爲第一延遲時間。快 速脈衝產生器連接至輸入緩衝電路以產生一從外部時脈延 遲第一延遲時間的延遲快速脈衝訊號。此快速脈衝產生器 將決定快速脈衝訊號的脈衝寬度。快速脈衝產生器並連接 至一慢速脈衝產生器上，以產生一慢速脈衝訊號。此慢速脈 衝訊號將會是快速脈衝訊號的覆製，並從快速脈衝訊號延遲 第一延遲時間和第二延遲時間的總合時間。 快速脈衝產生器和慢速脈衝產生器連接至一行進延遲 量測器上。此行進延遲量測器將決定外部系統時脈週期的量 測量。這量測量是由比較慢速脈衝訊號和相隨著的快速脈衝 訊號的時間差而獲得。比較方式是藉由相對於快速脈衝訊號 延遲慢速脈衝訊號直到快速脈衝訊號第二個脈衝出現時正 對齊慢速脈衝訊號爲止。 8 (請先閱讀背面之注意事項寫本頁) 、τ
I 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 535360 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（7) 延遲控制器連接至行進延遲量測器上，以接收外部系統 時脈週期的量測量。延遲控制器將產生第一相位控制脈衝和 第二相位控制脈衝，以決定內部時脈的責任週期。責任週期 同步器連接至延遲控制器上，以從第一相位控制脈衝和第二 相位控制脈衝產生內部時脈訊號。責任週期同步器將整合第 一相位控制脈衝和第二相位控制脈衝而產生內部時脈訊號 的兩個相位。 一內部緩衝器將緩衝並放大內部時脈訊號的這兩個相 位。內部時脈訊號將延遲第二延遲時間並將確保內部時脈訊 號與外部時脈訊號對齊且具有最小時脈誤差。 圖示之簡要說明： 圖la爲先前技術之同步動態隨機存取記憶體(SDRAM)的時序 分佈電路電路圖。圖lb顯示了先前技術之時序分佈電 路時脈誤差影響之時間圖。 圖2a爲先前技術之時脈同步延遲電路電路圖。 圖2b爲先前技術之時脈同步延遲電路的時間圖。 圖3爲本發明的同步行進延遲時序電路之方塊圖。 圖4爲本發明同步行進延遲時序電路之行進延遲量測電路的 一延遲元件電路圖。 圖5爲本發明同步行進延遲時序電路之延遲控制元件電路 圖。 圖6爲本發明同步行進延遲時序電路之輸入緩衝器，快速脈 衝產生器和慢速脈衝產生器的第一個實施例的電路圖。 圖7爲本發明同步行進延遲時序電路之責任週期同步器和內 ___9 本紙張尺度適用中國國豕標準（CNS ) A4祝格（210X 297公釐） (請先閱讀背面之注意事項寫本頁) -裝. 訂 線_ 535360 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（f ) 部緩衝器電路的第一個實施例的電路圖。 圖8爲本發明同步行進延遲時序電路之延遲控制電路串接之 多重延遲控制元件和量測控制電路之串接延遲元件的電 路圖。 圖9爲本發明同步行進延遲時序電路之時間圖。 圖10爲本發明同步行進延遲時序電路之輸入緩衝器，快速 脈衝產生器和慢速脈衝產生器的第二個實施例的電 路圖。 圖1L爲本發明同步行進延遲時序電路之責任週期同步器和 內部緩衝器電路的第二個實施例的電路圖。 圖號的簡要說明： XCLK外部系統時脈 ICLK內部時脈 IBUF輸入緩衝器 INTBUF內部緩衝器 dl輸入緩衝器之延遲時間 d2內部緩衝器之延遲時間 tAC存取時間 ΙΒ0輸入緩衝器之輸出 DMC延遲監控電路 FDA前進式延遲陣列 BDA後退式延遲陣列 MCC鏡像控制電路 XCE外部系統時脈致動訊號 10 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） (請先閱讀背面之注意事填寫本頁) 裝· 訂 535360 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（y) FPLS GEN快速脈衝產生器 SPLS GEN慢速脈衝產生器 FPLS快速脈衝訊號 SPLS慢速脈衝訊號 RDM行進延遲量測電路 DCC延遲控制電路 DEl..DEn延遲元件 DC1. .DCn延遲控制元件DC SYN責任週期同步器 OUTPB.延遲控制電路之輸出 OUTNB延遲控制電路之輸出 CLKP1正相時脈 CLKN1負相時脈 CLKP正相內部時脈 CLKN負相內部時脈 FP快速脈衝 SP慢速脈衝 B非致動控制訊號 X外部系統時脈週期量測量指示訊號 u20，u21，u36〜u40 反相器 u22〜u29 反相器 u50〜u53，u60〜u69，u70〜u73 延遲方塊 DSCLr無誤差時脈 DSCLK無誤差內部時脈 U1 〜U6，U9〜U12 AND 閘 (請先閲讀背面之注意事項^^寫本頁) •裝- 本紙張尺度適用中國國家標準（CNS ) A4祝格（210X29?公釐） 535360 經濟部中央標準局員工消費合作杜印製 A7 B7 五、發明説明（（^) U7，U8 NAND 閘 U13緩衝器 發明之詳細說明： 現在經由圖3來了解本發明同步行進延遲時序電路。外 部系統時脈訊號XCLK經由輸入緩衝電路IBUF接收。時脈致 動訊號XCE將控制外部系統時脈訊號XCLK到輸入緩衝電路 IBUF之輸出訊號XCKI間的傳送。 輸入緩衝電路IBUF之輸出訊號XCKI將做爲快速脈衝產 生器(FPLS GEN)的輸入。快速脈衝產生器(FPLS GEN)是一邊 緣觸發的脈衝產生器，在輸入緩衝電路IBUF之輸出訊號 XCKI從第一邏輯位準(0)變成第二邏輯位準(1)時將產生一 狹窄脈衝訊號。邊緣觸發的脈衝產生器在本技術中已是眾所 皆知的。輸入緩衝電路IBUF和快速脈衝產生器(FPLS GEN) 將具有一繫加的延遲時間標示爲dl。 快速脈衝產生器(FPLS GEN)的輸出爲快速脈衝訊號 (FPLS)。快速脈衝訊號(FPLS)將會做爲慢速脈衝產生器 (SPLS GEN)的輸入。圖6是慢速脈衝產生器(SPLS GEN)的第 一實施例。此慢速脈衝產生器(SPLS GEN)包括四級串接的延 遲方塊u50，u51，u52，和u53。延遲方塊u50和u51的 延遲時間大約等於輸入緩衝電路IBUF和快速脈衝產生器 (FPLS GEN)的延遲時間dl。延遲方塊u52和u53的延遲時 間大約等於圖3中內部緩衝器INTBUF的延遲時間d2。慢速 脈衝產生器(SPLS GEN)的輸出爲慢速脈衝訊號(SPLS)，除了 延遲一段2(dl+d2)的因數外，將與快速脈衝訊號(FPLS)完全 12 本紙張尺度適用中國國家標準（CNS ) A4祝格（210X297公釐） (請先閱讀背面之注意事填寫本頁) V! n Lr . 裝· -線 535360 經濟部中夬檩隼局員工消費合作衽印製 A7 __B7__ 五、發明説明（（/ ) 一樣。 回到圖3，快速脈衝訊號(FPLS)和慢速脈衝訊號(SPLS) 是行進延遲量測電路(RDM)的輸入。行進延遲量測電路(RDM) 包括多重串接的延遲元件。每個延遲元件具有快速延遲路徑 和慢速延遲路徑兩條延遲路徑。快速脈衝訊號(FPLS)連接到 快速延遲路徑而慢速脈衝訊號(SPLS)連接到慢速延遲路 徑。通常快速延遲路徑所增加的延遲大約爲慢速延遲路徑所 增加的延遲的一半。此結構將具有容許快速脈衝訊號(FPLS) 比慢速脈衝訊號(SPLS)有更快的速度通過延遲量測電路的 影響。 行進延遲量測電路(RDM)具有多重輸出XI... .Xn。當快 速脈衝訊號(FPLS)的第二脈衝追上並對齊慢速脈衝訊號 (SPLS)的第一脈衝時，多重輸出XI... .Xn之一將變成致動。 這將指示出外部時脈訊號XCLK少掉輸入緩衝電路IBUF之延 遲dl並增加慢速脈衝產生器(SPLS GEN)之延遲(2dl+2d2)的 情況。 圖4爲行進延遲量測電路(RDM)之延遲元件的一實施 例。快速脈衝訊號Fpi -1爲延遲元件DEi的AND閘ul的第 一個輸入。慢速脈衝訊號Spi -1爲AND閘u2的第一個輸入。 AND閘u2的輸出爲AND閘u3的第一個輸入。AND閘ul， u2，和u3的延遲時間大約相同。這將允許慢速脈衝延遲快 速脈衝的兩倍，或是說快速脈衝訊號Fpi-1將以慢速脈衝訊 號Spi -1兩倍的速度通過延遲元件。 AND閘ul的輸出Spi和AND閘u3的輸出Fpi爲AND反 13 本紙張尺度適用中國國家標準（CNS ) M規格（2丨〇 X 297公釐） (請先閱讀背面之注意事填寫本頁) 裝· 訂 線· 535360 經濟部中央榡準局員工消費合作社印製 A7 B7 五、發明説明（/>) 相閘(NAND閘)u7的輸入。當慢速脈衝訊號Spi和快速脈衝 訊號Fpi對齊並同時從第一邏輯位準(〇)轉換爲第二邏輯位 準(1)時，NAND閘u7的輸出Xi將從第二邏輯位準⑴轉換 爲第一邏輯位準(0)。 第一延遲兀件DEi+Ι將包括AND鬧u4，u5，和u6以 及NAND閘u8。AND閘ιι3的慢速脈衝輸出將成爲AND閘u5 的第一個輸入而AND閘ul的快速脈衝輸出將成爲AND閘u4 的第一個輸入。AND閘u5的輸出將成爲AND閘u6的第一個 輸入。同上述，AND閘u4，u5，和u6的延遲時間大約相 等，因此使得快速脈衝訊號Fpi+Ι通過延遲元件第二段的速 度爲慢速脈衝訊號Spi+Ι的兩倍。 AND閘ul的輸出爲行進延遲量測電路中下一個延遲元 件的快速脈衝訊號Fpi。而AND閘u3的輸出爲行進延遲量 測電路中下一個延遲元件DEi+Ι的慢速脈衝訊號Spi。 AND閘u4和u6的輸出爲NAND閘u8的輸入。如同NAND 閘u7，如果從AND閘u4來的快速脈衝訊號Fpi+1輸出對齊 AND閘u6的慢速脈衝訊號Spi+Ι，則NAND閘u8的輸出Xi+1 將會從第二邏輯位準(1)轉換爲第一邏輯位準(0)。 AND閘ul，u2，u3，u4，u5和u6的第二個輸入連 接到一非致動訊號Bi-1。當快速脈衝訊號和慢速脈衝訊號 在前一個延遲元件已經對齊時，非致動訊號Bi-Ι將從第二 邏輯位準(1)轉換爲第一邏輯位準(〇)。此非致動訊號Bi-1 將阻止快速脈衝訊號Fpi -1和慢速脈衝訊號Spi -1傳送過延 遲元件。 14 本紙張尺度適用中國國家標準（CNS ) A4祝格（210X297公釐） (請先閱讀背面之注意事填寫本頁) 、τ 535360 經濟部中央標準局員工消費合作社印製 A7 五、發明説明（（> ) 現在回到圖3，行進延遲量測電路(RDM)的輸出XI， X2，…，Xn-1，Xn爲延遲控制電路DCC之每個多重延遲 控制元件DC1，· · ·，DCn的輸入。延遲控制電路DCC將產 生兩個輸出0UTPB和0UTNB。0UTPB輸出是從行進延遲量測 電路(RDM)的輸出延遲與行進延遲量測電路(RDM)之延遲時 間相同的時間得來。第二個輸出0UTNB是從所選定的行進延 遲量測電路(RDM)的輸出XI，X2，.·..，Xn-1，Xn延遲 OUTPB輸出之延遲時間的一半，也就是 t〇UTPB=tck - 2 (d 1+d2) t〇UTNB=(tck -2(dl+d2))/2 ’ 其中τ〇_是因爲對齊位置從輸入訊號XI，...，Xn 到輸出訊號OUTNB的延遲時間。 而τΟΙΠΡΒ是從輸入訊號XI，…，χη到輸出訊號OUTPB 的延遲時間。 圖5爲延遲控制元件的一個實施例。輸入xi _ 1和xi分 別連接至AND閘u9和ulO的第一個輸入上。當輸入Xi -1和 Xi其中一個顯示出慢速脈衝訊號和快速脈衝訊號已經對齊 時，AND閘u.9和ulO將傳送出現在輸入Xi -1和Xi上的脈 衝。此訊號將爲輸出訊號OUTPi -1，形成產生圖3中延遲控 制電路DCC之輸出OUTPB的延遲路徑。 AND閘ull的輸出將連接至AND閘ul2的第一個輸入 上，並通過後續的延遲控制元件以形成產生圖3中延遲控制 電路DCC之輸出0UTNB的延遲路徑。 當快速脈衝訊號和慢速脈衝訊號已經對齊且AND閘ull __15 本&張尺度適财關家標準（CNS )⑽見格（21GX297公釐) ' (請先閱讀背面之注意事項寫本頁) 裝_ 、tr 535360 A7 B7 五、發明説明（ 的輸出從第二邏輯位準(1)轉換爲第一邏輯位準(0)時，閘 ul3會將此訊號傳送爲非致動訊號Bn，因而禁止任何後續的 延遲控制電路傳送快速脈衝訊號〇UTNi+2和慢速脈衝訊號 〇UTPi+2 〇 圖8圖示出圖3中行進延遲量測電路(RDM)和延遲控制 電路DDC的連結細節。慢速脈衝訊號(SPLS)和快速脈衝訊號 (FPLS)爲第一個延遲元件DE1的輸入。第一個延遲元件DE1 的非致動訊號將連接至第二邏輯位準(1)上以避免第一個延 遲元件DE1被禁能。 慢速脈衝輸出SH和快速脈衝輸出FP1將如同上述被延 遲且將做爲第二個延遲元件DE2的輸入。而慢速脈衝輸出 SP2和快速脈衝輸出FP2又將成爲串接之延遲元件DE1， DE2，...，DEn中DE2的下一個延遲元件之輸入。 延遲元件DE1的輸出XI和X2將連接到延遲控制元件 DC1上。同樣地，延遲元件DE2的輸出X3和X4以及延遲元 件DEn的輸出X2n-1和X2n將分別連接到延遲控制元件DC2 和DCn的輸入。 經濟部中央檩準局員工消費合作衽印製 既然快速脈衝訊號(FPLS)通過串接之延遲元件DE1， DE2，...，DEn的傳播速度比慢速脈衝訊號(SPLS)的傳播速 度快，快速脈衝訊號(FPLS)的第二個脈衝終將對齊慢速脈衝 訊號（SPLS)，而此情況發生時將會把延遲元件DE1， DE2，…，DEn的輸出XI，X2，…，Xn_l，Xn從從第 二邏輯位準(1)轉換爲第一邏輯位準(0)。 延遲控制元件DCn的輸出將爲前一級延遲控制元件 16 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 535360 A7 B7 五、發明説明（γ) DCn-1的輸入。而延遲控制元件DC1的輸出爲ουΤΡΒ和 OUTNB ° 當快速脈衝訊號(FPLS)和慢速脈衝訊號(SPLS)對齊 時，適當的Π，X2，· · ·，Xn_l，χη輸出將會形成一脈 衝，也就是如前述之從第二邏輯位準(1)轉換爲第一邏輯位 準(0)再回到第二邏輯位準(1)。此脈衝將分成兩條路徑以形 成OUTNx和OUTPx的輸出，期中X爲每個延遲控制元件的 1，2，…，η。形成OUTNx輸出之路徑的延遲時間將會是ουτΡχ 輸出的延遲時間的一半。此路徑最後將形成從致動之Χη訊 號延遲(τα -2(dl+d2))/2的因數的輸出0UTNB。而形成輸出 OUTPx的路徑最後將形成從致動之Χη訊號延遲τα -2(dl+d2) 的因數的輸出0UTPB。 再一次回到圖3，延遲控制電路DCC的輸出將做爲責任 週期同步器DC SYN的輸入。責任週期同步器DC SYN將混合 輸入訊號0UTPB和0UTNB而形成兩個具有180度相位差的時 脈訊號CLKF和CLKNf。時脈訊號CLKPf和CLKN1是內部緩衝 電路INTBUF的輸入。內部緩衝電路INTBUF將提供時脈訊號 CLKPf和CLKN ’所需的放大緩衝，以足夠驅動例如同步動態隨 機存取記憶體(SDRAM)積體電路的內部電路。而且內部緩衝 電路INTBUF的輸出訊號CLKP和CLKN將從輸入訊號CLKP· 和CLKN |延遲一個延遲因數d2。這將確保時脈訊號CLKP和 CLKN將與外部系統時脈XCLK同步，且此同步情形將在外部 時脈XCLK致動後，外部時脈XCLK前兩個週期內發生。 由圖7更詳細地解說責任週期同步器DC SYN和內部緩 17 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨〇><297公釐） (請先閲讀背面之注意事\^填寫本頁)
、T 經濟部中央標準局員工消費合作社印製 535360 經濟部中央標準局員工消費合作社印製 A7 B7__五、發明説明（（t) 衝電路INTBUF的第一個實施例之架構和操作。延遲控制電 路DCC的輸出OUTPB和0UTNB分別爲反相器u20和u21的輸 入。訊號OUTPB的反相形式經由延遲方塊 1160，1161，1162，1163，1164，和1165延遲了3((11+(12)。訊號〇111?® 的反相形式經由延遲方塊u66，u67，u68,和u69延遲了 2(dl+d2)。這些延遲將確保訊號OUTPB和0_形成具有180 度相位移的輸出時脈訊號CLKP和CLKN。 反相器鏈1122，1123，1124，和1125將緩衝並放大責任週期 同步器I SYN的輸出訊號以形成同相且對齊圖3中外^5時 脈XCLK的最後正相內部時脈CLKP。反相器鏈u26，u27，u28， 和u29將緩衝並放大責任週期同步器DC SYN的輸出訊號以 形成與外部系統時脈XCLK相差180度相位的最後負相內部 時脈CLKN。兩條反相器鏈u22，u23，u24,和u25以及 u26，ιι27，ιι28,和ιι29的延遲時間將設計爲具有全部等於延遲 因數d2的延遲時間。 圖9圖示了消除圖1之外部系統時脈XCLK與圖11之無 誤差之內部時脈DSCLK間的時脈誤差所需的時間。外部系統 時脈XCLK具有週期τα，是從第一脈衝之上升緣至第二脈衝 上升緣的時間，且介於外部系統時脈XCLK每次成功脈衝的 上升緣之間的時間。外部系統時脈XCLK將被接收並延遲一 延遲因數dl，且整型形成快速脈衝訊號(FPLS)，然後接著 延遲一延遲因數2(dl+d2)以形成慢速脈衝訊號(SPLS)。延遲 因數d2爲將要輸出圖11中無誤差之內部時脈DSCLK至積體 電路晶片內部電路之內部緩衝器的延遲時間。 18 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇><297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝· 訂 線 535360 A7 經濟部中央標準局員工消費合作社印製 五、發明説明（0) 快速脈衝訊號(FPLS)將被送至具有高速傳播速度的延 遲鏈上，而慢速脈衝訊號(SPLS)將被送至具有低速傳播速度 的延遲鏈上。傳播速度的差異將允許快速脈衝訊號(FPLS)的 第二個脈衝趕上慢速脈衝訊號(SPLS)。當快速脈衝訊號 (FPLS)趕上了慢速脈衝訊號(SPLS)，將從快速脈衝訊號 (FPLS)的上升緣產生一延遲了τα - 2(dl+d2)因數的量測延遲 訊號Xn。 藉由量測延遲訊號Xn，將產生第一種相位控制脈衝 OUTPB.和第二種相位控制脈衝0UTNB 〇第二種相位控制脈衝 〇_將從量測延遲訊號χη延遲一延遲因數（τα -2(dl+d2))/2。而第一種相位控制脈衝OUTPB將從量測延遲 訊號Xn延遲一延遲因數τα -2(dl+d2)。 第二種相位控制脈衝0UTNB將領先外部系統時脈XCLK 下降緣之中點2dl+3d2的時間。而第一種相位控制脈衝 OUTPB將領先外部系統時脈χακ上升緣之中點3dl+4d2的時 間。 正相時脈CLKP和負相時脈CLKN將對齊外部系統時脈 XCLK而且將持續對齊外部系統時脈χακ所有成功的脈衝。 而且正相時脈CLKP和負相時脈CLKN的責任週期將如前述固 定爲50% 〇 對熟悉本技術者而言，訊號位準的極性可以相反並修改 邏輯功能而仍可達成本發明之意旨所保存的結果是很明顯 的。此外延遲因數可以修改而達成其它責任週期。 上述的同步行進延遲電路將提供無誤差時脈的兩個相 ___19 ϋλ度適财麵家轉（CNS ) A罐格（210x297公釐)" (請先閲讀背面之注意事項-^填寫本頁) --裝. ^^寫太 訂 -線 535360 A7 B7___ 五、發明説明（β) 位，以產生雙倍資料速度同步動態隨機存取記憶體(SDRAM) 所需之雙倍時脈頻率。現在經由圖10和11來了解產生一無 誤差時脈DSCLK給單倍資料速度同步動態隨機存取記憶體 SDRAM使用所需的電路修改。 圖10中慢速脈衝產生器(SPLS GEN)將在延遲方塊u70 和u71中把快速脈衝訊號(FPLS)延遲一延遲因數(dl+d2)， 以產生慢速脈衝訊號(SPLS)。這對應於圖7之延遲因數 2(dl+d2)。 圖11中所顯示的無誤差時脈DSCLK之責任週期並不如 同圖7中內部時脈ICLK般控制，因此只有圖3中延遲控制 電路DDC之輸出訊號OUIPB被用來做爲責任週期同步器DC SYN的輸入。輸入訊號OUTPB將由反相器u36接收並於延遲 方塊u72和u73中延遲一延遲因數(dl+d2)。責任週期同步 器DC SYN的輸出訊號DSCLK1將由反相器鏈u37，u38，u39，和 u40放大並緩衝，以形成無誤差時脈DSCLK。反相器鏈 u37，u38,u39,和u40的延遲時間將爲延遲因數d2，以使得 無誤差時脈DSCLK與圖3之外部系統時脈XCLK對齊。 經濟部中央榡準局員工消費合作衽印製 雖然本發明特別顯示並描述參考所選擇的實施例，任何 熟悉本技術者都可明瞭在形式或細節上的各種改變均未離 開本發明的精神與範圍。 20 本紙張尺度適用中國國家標準（CNS ) A4祝格（210父297公釐）