TW529074B - Method and apparatus for scalable interconnect solution - Google Patents

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Limin He
So-Zen Yao
Wenyong Deng
Jing Chen
Liang-Jih Chao
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Plato Design Systems Inc
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529074 A7 B7 五、發明説明(1 ) 相關申請案之相瓦.參考 (請先閲讀背面之注意事項再填寫本頁) 本申請案係主張於西元2 0 0 1年2月2 6日申請之 美國臨時申請案第6 0/2 7 1,5 1 5號之優先權’該案 內容在此援引爲參考。 發明背景 發明領域 本發明整體而言係關於微電子積體電路之領域。詳言 之,本發明係關於積體電路路由設計。 相關技術之說明 經濟部智慧財產局員工消費合作社印製 一積體電路(I c )係包含具有相同及/或各種不同 尺寸之細胞,以及在這些細胞之間的連接部。一連接部係 包括數個針腳,其係藉由引線而與一個或多個其他細胞互 連。一網路係包括一組由引線所連接之針腳,藉以在這些 針腳之間形成連接部。一組網路,稱之爲網路表,便可定 義出一 I C之連接部。一旦在網路表中之網路已連接之後 ,I C便會具有正確的功能。然而,由於在網路表中具有 大量的網路,因此習知的路由器通常係需要花費大量的時 間來完成連接任務。此外,連接部可能數量過於龐大及/ 或過度擁擠,而使得習知路由器無法在不違反一條或多條 設計規則的情況下來完成路由設計,尤其係產生互連部。 許多這些問題係肇因於路由器嚴格遵守由一層結構至 本紙張又度適用中國國家標隼(CNS ) A4規格(210X 297公釐) -4- 529074 A7 B7 五、發明説明(2) 另一層結構之具有相同結構的結點模型,以及欲在相同時 間內完成整個I C設計的路徑配置所造成。此類路由器係 (請先閱讀背面之注意事項再填寫本頁) 需要極大容量的記憶體及/或需要花費很長的時間來完成 I C設計之路徑配置。 發明摘要 本發明之某些實施例係提供一種路徑配置方法,其可 以在極短的時間及/或以較小的記憶體容量來處理極大型 I c設計。本發明之某些實施例係可以經由標準的界面規 格而順利地整合於目前既有的I C設計中,因此可以大大 地減少使用者的成本。 經濟部智慧財產局員工消費合作社印製 在一種傳統的整體路由器中,其係僅考量整體I C設 計之路徑配置任務,因此其需要相當大的記憶體容量及運 算時間。在多階整體路由器中,整體I c設計係可以被分 割成在本發明某些實施例所定義之多階層架構。在任何時 刻,僅有該設計之一部分係被處理,因此,本方法僅需要 較少的記憶體及運作時間。此外,由於路徑配置任務係已 被分割,因此可以應用多線式平行配置法,以加快該整體 路由益。其他貫施例則係在所有過程或部分過程中採用單 線式配置,及/或在某些過程中採用多線式配置。 某些實施例係針對細部路由器而採用極小型且有效的 表示式,稱之爲圖表基準表示式。該圖表基準表示式係可 以針對路由器某些實施例來大大地減少記憶體的量以及所 需要的搜尋空間。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -5- 529074 A7 B7 五、發明説明(3) 在一實施例中,其係取得一 1 C設計。該1 C設計係 包括在一層或多層上之物件。接著形成複數階層。該階層 係可包括第一階層、第二階層及第三階層。該第一階層係 表示具有第一座標方格密度之I c設計。第一階層係表不 具有第二座標方格密度之1 C設計。該第一座標方格拾度 係比至少該第一座標方格密度還精細。第三階層係表不具 有第三座標方格密度之1 c設計。該第二座標方格拾度係 比至少該第一座標方格密度及第二座標方格密度還精細。 至少部分地根據該I C設計,移動該具有物件之每一階層 。將第一階層、第二階層及第三階層之其中一個或以上之 階層的物件互連在一起。 在一實施例中,其係取得一 1 c設計。該1 c設計係 包括在一層或多層上之物件。取得1 c設計之第一階層。 該I C設計之第一階層係被分隔成第一複數之一種或多種 區間。該I C設計之物件係在該第一複數之一種或多種區 間中。形成I C設計之第二階層。該第二階層係被分隔成 第二複數區間。該第一複數之一種或多種區間係由第二複 數區間之至少兩區間所表示。第二複數區間之每一區間與 物件之互連,實質上係與第二複數區間之其他區間無關。 在一實施例中,其係取得一 I C設計。該I C設計係 包括在一層或多層上之物件。取得I C設計之第一階層。 該I C設計之第一階層係被分隔成第一複數之一種或多種 區間。該I C設計之物件係在該第〜複數之一種或多種區 間中。形成I c設計之第二階層。該第二階層係被分隔成 本紙張又度適用中國國家標準(CNS ) Α4規格(210X297公釐) -----Γ---- (請先閲讀背面之注意事項再填寫本頁} 、1Τ J· 經濟部智慧財產局員工消費合作社印製 -6 - 529074 A7 B7 五、發明説明(4) (請先閲讀背面之注意事項再填寫本頁) 第二複數區間。該第一複數之一種或多種區間係由第二複 數區間之至少兩區間所表不。將第二複數區間分配在複數 區域當中。複數區域之每一區域係包括第二複數區間之一 個或多個區間。在複數區域之每一區域中,物件之互連實 質上係與複數區域之其他區域無關。 在一實施例中’其係取得一 I c設計。該I c設計係 包括複數區塊及複數針腳。形成一圖表。該圖表係包括第 一複數結點。第一複數結點之每一結點係形成在複數區塊 之每一區塊外面。透過該圖表之結點來將複數針腳互連在 一起。 在一實施例中,其係形成第一複數結點,以將I C設 計之物件定位在第一層體上。該複數結點之至少兩結點係 以第一間隔相互隔開。形成第二複數結點,以將I C設計 之物件定位在第二層體中。第二複數結點之至少兩結點係 彼此以第一間隔相互隔開。第二複數結點之至少兩結點係 以大於該第一間隔之一個或多個間隔而相互隔開。 經濟部智慧財產局員工消費合作社印製 在一實施例中,其係形成第一複數結點,以將I C設 計之物件定位在第一層體上。該複數結點之至少兩結點係 以第一間隔相互隔開。形成第二複數結點,以將I C設計 之物件定位在第二層體中。第二複數結點之至少兩結點係 彼此以第一間隔相互隔開。第二複數結點之至少兩結點係 以小於該第一間隔之一個或多個間隔而相互隔開。 在一實施例中,其係形成第一複數結點,以將I C設 計之物件定位在第一層體上。第一複數結點係包括一第一 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -7- 529074 A7 B7 五、發明説明(5) (請先閱讀背面之注意事項再填寫本頁) 複數共用結點及第一複數未共用結點。形成第二複數結點 ,以將I C設計之物件定位在第二層體中。第二層體係至 少大致上平行於第一層體,且該第二層體係與第一層體沿 著一層體中心軸而隔開大約一個層體的距離。第二複數結 點係包括第二複數共用結點。該第一複數共用結點及第二 複數共用結點係共用位置。若第二複數共用結點沿著層體 中心軸而朝向第一複數共用結點偏移大約層體的距離時, 該第一複數共用結點及第二複數共用結點便會大致重合。 若第二複數共用結點沿著層體中心軸而朝向第一複數未共 用結點偏移大約層體的距離時,該第一複數未共用結點係 不會有任何結點與第二複數共用結點之任何結點相重合。 在一實施例中,其係界定一定量之I C設計。該定量 之一子集合係載有引線。在該定量中形成複數個結點。該 複數結點係被限制形成在該定量體積的子集合中。 經濟部智慧財產局員工消費合作社印製 在一實施例中,其係取得I C設計之一層或多層之一 個或多個路徑配置間距。界定一定量的I C設計。該定量 之一子集合係載有引線。在該定量中形成第一複數結點。 在該定量外面形成第二複數之一種或多種結點。第二複數 之一種或多種結點之至少一結點係以一間距來形成,其中 該間距係大於該至少其中一個或多個路徑配置之間距。 在一實施例中’其係取得I C設計之第一細胞實例。 取得I C設計之相鄰於第一細胞實例之第二細胞實例。該 第一細胞實例與第二細胞實例係彼此以一渠道隔開。在靠 近渠道之弟一纟而部處形成一第一結點。在靠近渠道之第二 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -8- 529074 A7 B7 五、發明説明(6) 端部處形成一第二結點。直接連接在第一結點與第二結點 之間的引線。 在一實施例中,其係取得I C設計之一層或多層之一 個或多個路徑配置間距。取得I C設計之第一細胞實例。 取得I C設計之相鄰於第一細胞實例之第二細胞實例。該 第一細胞實例與第二細胞實例係彼此以一渠道隔開。在渠 道中形成複數個一種或多種結點。在渠道中之複數個一種 或多種結點係具有一間距。該間距係大於該一個或多個路 徑配置間距之至少一間距。 在一實施例中,其係取得包括有複數物件之I C設計 。取得複數個路徑配置算式。至少部分地相應於複數路徑 配置算式之一種或多種路徑配置算式之第一組合,而以第 一複數互連部來將複數物件之一個或多個互連在一起。儲 存第一複數互連部。自動地決定一種或多種路徑配置算式 之第二組合。至少部分地相應於複數路徑配置算式之一種 或多種路徑配置算式之第二組合,而以第二複數互連部來 將複數物件之一個或多個互連在一起。比較第一複數互連 部與第二複數互連部之結果。若第二複數互連部的結果係 比第第一複數互連部之結果還差,則重新儲存該第一複數 互連部。 在一實施例中,以第一路徑配置間距來互連該I C設 計之至少第一部分。若該互連結果係違反一條或多條設計 法則,則以小於第一路徑配置間距之第二路徑配置間距而 針對I C設計之第一部分之至少一部分來進行路徑配置。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -----i---- (請先閲讀背面之注意事項再填寫本頁) 訂
•I 經濟部智慧財產局員工消費合作社印製 -9- 529074 A7 _______B7 五、發明説明(7 ) 在一實施例中,其係將I C設計之至少一第一部分互 連在至少一第一直線上。將I C設計之至少一第二部分互 連在至少一第二直線上。 -----Γ--,—^批衣-- C請先閱讀背面之注意事項再填寫本頁) 其他實施例不僅包括執行該方法之軟體、電路及/或 #他電氣性能,其尙包括至少部分由軟體或電路所製成之 一種或多種積體電路,以及諸如電腦、伺服器之硬體產 ’或者係用以執行本方法之包括一個或多個元件係至少由 軟體或電路所構成之路由器。 之簡單說明 圖1係路由器系統之某些實施例的整體視圖。 訂 圖2係顯示路徑配置引擎之次系統。 圖3係顯示多階區域基準的整體路由器。 圖4係顯示多階整體路徑配置座標方格。 圖5係顯示區域導向之圖表基準的細部路由器。 圖6係顯示可在區塊上避免或減少結點之圖解表示式 經濟部智慧財產局員工消費合作社印製 別。 圖7係顯示在圖解表示式及座標方格表示式之間的差 圖8係顯示包圍一引線之圖解表示式。 圖9係威不針對一^渠道之圖解表不式。 主·要元件對照表 10 0 路由器 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -10- 529074 A7 B7 經濟部智慧財產局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 五、發明説明(8 1〇1 10 2 10 3 10 4 1〇5 2 0 0 2 0 1 圖解使用者界面 控制解碼常式 資料庫 路徑配置引擎 輸出次系統 路徑配置引擎 整體路由器 2 〇 2 細 部 路 由器 2 1 〇 設 計 網 路表 2 2 〇 拓 撲 引 線 2 3 〇 實 體 引 線 4 0 〇 多 階 整 體路徑 4 1 〇 第 一 階 層 4 2 〇 第 二 階 層 4 3 〇 第 二 階 層 5 〇 〇 細 部 路 由器 6 1 〇 大 區 塊 7 1 〇 層 骨曲 1 7 2 〇 層 骨扭 2 7 3 〇 層 體 2 7 4 〇 層 骨扭 1 8 1 〇 路 徑 配 置區域 8 2 〇 整 體 路 由引線 8 3 〇 區 域 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) -11 - 529074 A7 B7 五、發明説明(9) 9 10 渠道 9 2 0 Macro細胞 9 3 0 Macro細胞 本發明之詳細說明 以下之詳細說明係用以闡述特定實施例,但對於本發 明範圍並未具有任何的限制。本發明之範圍內仍可以具有 許多不同的修飾及調整。 圖1係顯示一路由器之實施例。一路由器1 〇 〇係包 含一圖解使用者界面(GU I ) 1 〇 1 ,其係可提供使用 者相互作用;一資料庫1 0 3 ; —具有一種或多種格式( 標準或定製)之控制解碼常式1 〇 2,以儲存在I C設計 資訊之資料庫1 0 3中,其中該資訊係包括細胞實體資訊 ,諸如針腳及區塊;一路徑配置引擎1 〇 4,其係用以產 生可以與一 I C設計之網路互連之引線(其接著係被儲存 在資料庫1 0 3中);以及一輸出副系統1 〇 5 ,其係可 將引線及其他有用資訊輸入至標準及/或定製規格之檔案 中〇 該圖解使用者界面1 0 1係可使用者觀看由路由器所 產生的引線。其亦可以讓使用者觀看到其他的資訊,諸如 路由軌跡等等。其亦可讓使用者互動式地增刪引線等等。 格式化檔案控制解碼常式及輸出1 0 2係可讀取以一種格 式儲存之I C設計資訊,諸如工業標準及/或定製格式。 該細胞及連接部係整體或部分地敘述在檔案中。一旦本發 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) · Ί 衣-- (請先閲讀背面之注意事項再填寫本頁) 訂 •1 經濟部智慧財產局員工消費合作社印製 -12- 529074 A7 B7 五、發明説明(1〇) (請先閱讀背面之注意事項再填寫本頁) 明之某些實施例完成路徑配置時,所產生之引線亦可以輸 出至檔案中。資料庫1 0 3係以一種精巧及有效的方式來 儲存I C設計資訊。路徑配置引擎1 〇 4係可產生引線, 以實施在I C設計之網路表中之連接。 經濟部智慧財產局員工消費合作社印製 路徑配置引擎2 0 〇係包含一種多階區域基準之整體 路由器2 0 1及一圖表基準之細部路由器2 0 2。整體路 由器2 0 1之某些實施例係設計成多階層,每一階層係具 有一涵蓋一層或多層整體IC設計之整體路徑配置座標方 格。整體路由器2 0 1係接收一設計網路表2 1 0。在任 一時刻,路徑配置係僅在一部分,諸如設計圖之一個或多 個區間的區域,上來進行;因此,其僅需要很小的記憶體 及運作時間。某些實施例則係在具有一區間大小的部位上 來進行路徑配置。此外,由於路徑配置任務係被分割的, 因此可以應用多線式平行法,以加快該整體路由器2 0 1 的速度。在此階段,該整體路由器2 0 1係產生拓撲( topological)引線2 2 0,其係會傳遞至細部路由器2 0 2 。爲了產生可以實現該拓撲引線2 2 0之實體引線2 3〇 ,該細部路由器2 0 2係藉由將整個設計圖分割成較小的 區域及/或區間。細部路由器2 0 2係可以利用本發明之 某些實施例之多線平行運算性能而以平行方式在這些區域 上進行路徑配置。其他實施例則係可以在全部過程或某些 過程中以單線式來進行,及/或在全部過程或某些過程中 以多線式來進行。 圖3係進一步顯示一多階區域基準整體路由器執行數 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) -13- 529074 Α7 Β7 五、發明説明(11) 個步驟3 0 〇之實施例。步驟3 0 1係建構數層整體路徑 配置座標方格。在多階整體路徑配置座標方格形成之後’ 步驟3 0 2便會在每一階層中產生多個區間及區域。步驟 3 0 3係由最精細至最粗糙階層來執行區域基準之路徑配 置。在某些實施例中’在步驟3 0 3之後’在設计圖中之 所有網路皆會完成路徑配置。在其他實施例中’並非在設 計圖中之所有網路都會完成路徑配置。步驟3 0 4係由最 粗糖階層至最精細階層來執行區域基準之剝離再次路徑配 置。某些實施例係可以混合步驟3 0 1、步驟3 0 2、步 驟3 0 3及步驟3 0 4之一部分或所有步驟的順序’並且 分多次或者係一次完成步驟3 0 1、步驟3 0 2、步驟 3 0 3及步驟3 0 4之全部或一部分。 圖4係顯示多階整體路徑配置座標方格4 0 0 °在圖 4中,在第一階層4 1 0中,整體設計圖係分割成、2乘 2 〃區間之整體路徑配置座標方格。P 1係標示由此一" 2乘2 〃整體路徑配置座標方格所形成之一區間。在第二 階層4 2 0中,該整體路徑配置座標方格係第一階層整體 路徑配置座標方格之較精細的表示型式。舉例來說’ P 1 區間係可以在第二階層4 2 0中再細分爲’例如’四個區 間(亦即,PI — 1、P1 — 2、P1 — 3'P1— 4) 。第三階層4 3 0之整體路徑配置座標方格係以相同的方 式來形成,且在第二階層4 2 0上之每一區間係可在第三 階層4 3 0中再細分成區間。舉例來說’區間ρ 1 一1可 以再細分爲Ρ 1 - 1 一 1及Ρ 1 - 1 一 2。某些整體路由 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X297公釐) ---------- (請先閲讀背面之注意事項再填寫本頁) 、11 J·. 經濟部智慧財產局員工消費合作社印製 -14- 529074 A7 B7 五、發明説明(1?) (請先閱讀背面之注意事項再填寫本頁) 器係僅使用一階層的整體路徑配置座標方格。某些實施例 則係採用多階層的整體路徑配置座標方格°在®式所矛:之 實施例中係採用三階層,然而其他實施例係可以採用不同 數量的階層,諸如兩階層、四階層或更多階層。其他實施 例亦可以所有或一部分過程中採用單線式’以及/或在所 有或一部分過程中採用多線式。 此一階層式整體路徑配置座標方格之數量係根據設計 圖尺寸所決定。當設計圖尺寸變得愈來愈大時’階層的數 量便會增加。此外,在兩個連續階層之間的整體路徑配置 座標方格的細分程度亦可以有所不同。舉例來說’第一階 層4 1 0之區間P 1係可在第二階層4 2 0上變成4個區 間(亦即,PI — 1、P1 — 2、P1 — 3、P1— 4) 。第二階層4 2 0之區間P 1 - 1則可以在第三階層 4 3 0中分割成2個區間(亦即,P 1 - 1 一 1、 p 1 - 1 一 2 )。 經濟部智慧財產局員工消費合作社印製 在某些實施例中,一座標方格係被分割成區間,而使 得所有區間係具有相同的尺寸及形狀。在其他實施例中, 一座標方格係被分割成區間,而使得至少兩區間係具有不 同的尺寸及/或形狀。 在某些實施例中,在較粗階層中之每一區間係在較細 的階層中被分割成皆具有相同形狀之相同數量的區間。在 其他實施例中,在較粗階層中之至少兩區間在較細階層中 係被分割成不同數量之區間。在其他實施例中,在較粗階 層中之至少一區間在較細階層中係被分割成具有至少兩種 本紙張尺度適用中國國家標準(CNS ) A4規格(210 X 297公釐) -15- 529074 A7 B7 五、發明説明(13) 不同形狀之數個區間。在其他實施例中,在較粗階層中之 至少一區間在較細階層中並未被進一步分割成多個區間。 (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 在第一階層4 1 0中,吾人可以形成一區域來覆蓋整 個設計圖。其他實施例則係可以形成數個區域,以覆蓋該 第一階層4 1 0。接著,在第二階層4 2 0中,吾人可以 形成一包含區間PI — 1、PI — 2、P1 — 3及 P 1 - 4之區域(區域一 P 1 )。亦可形成三個以上具有 相同尺寸的區域,以在第二階層中來覆蓋整個設計圖。其 他實施例亦可以將一階層分割成不同數量的區域,且在每 一區域中配置不同數量的區間,及/或在每一區域中配置 不同數量的區間。吾人亦可以在第三階層中來形成區域。 舉例來說,區域- P 1的一半係包含四個區間 PI — 1-1、P1-1 - 2、P1 — 2-1 及 P 1 - 2 — 2。同樣地,亦可以形成其他區域,且在第三 階層中將這些區域一起覆蓋整個設計圖。某些習知技術之 整體路由器係僅侷限於針對整個設計圖來進行整體的路徑 配置。整體路由器之不同實施例亦可以在整個設計圖中進 行整體路徑配置,以及/或在區域中進行整體路徑配置。 在每一階層的區域都形成之後,該整體路由器便可以 藉由首先在第三階層4 3 0之區域上進行路徑配置而產生 起始的佈線。若一網路係完全位在第三階層4 3 0之區域 內,則其將可以進行路徑配置。否則,其將不會進行路徑 配置。該整體路由器接著便移動至第二階層4 2 0之區域 ,並且針對區域中尙未進行路徑配置之網路來進行路徑配 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -16- 529074 Α7 Β7 五、發明説明(Μ) (請先閲讀背面之注意事項再填寫本頁) 置。最後,路由器便移動至第一階層4 1 0之單一區域中 ’並且針對區域中尙未進行路徑配置之網路來加以路徑配 置。在其他實施例中,該整體路由器係可以在最精細階層 以外的一個或多個階層中來產生初始的佈線,及/或由一 較粗階層移動至一較細階層。 路徑配置品質係可以藉由剝離再次路徑配置來加強之 。在多階層整體路徑配置座標方格4 0 0的一個實例中’ 剝離再次路徑配置係可以由第二階層開始進行。在其他實 施例中,其亦可以由另一階層開始。針對在第二階層中之 每一區域,該整體路由器係可以針對區域中之網路來進行 再次路徑配置,以進一步加強路徑配置的品質。接著’其 可以向下移動至第三階層,並且針對第三階層中之每一區 域來進行再次路徑配置。在其他實施例中,剝離再次路徑 配置則係可以由較細的階層進行至較粗的階層,並且由第 二階層以外的其他階層來開始進行。 經濟部智慧財產局員工消費合作社印製 在針對每一階層來進行初始及/或剝離路徑配置的期 間,在兩種狀態下,許多區域係可以獨立地進行路徑配置 。第一,當針對一區域來進行路徑配置時,在其他區域中 具有針腳或引線之網路,且網路之邊界位置係沿著區域之 四個邊緣者,將係最優先來進行路徑配置。藉此’在不同 區域中之網路佈線便可以適當地連接。第二,共用相同網 路之兩個不同區域係可以獨立地進行路徑配置,但無法同 時更新佈線的資料庫。一種同步機構係可確保在不同區域 所共用之網路,係不會在同一時間內被更新。某些實施例 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐) -17- 529074 A7 _____B7 五、發明説明(15) (請先閲讀背面之注意事項再填寫本頁) 係利用由電腦操作系統所提供之多線式機構而以平行方式 來針對所有區域或複數區間進行路徑配置。在同一時間中 可以進行路徑配置之區域數量係至少部分地由當時可用之 中央處理器(c P U )的數量所決定。爲了處理在區域A 及B之間的共用網路,一鎖固機構係可確保同步化。舉例 來說,當共用網路係由區域A來進行路徑配置時,則該區 域A在更新網路時係會鎖定該共用網路。接著,當察覺到 共用網路已被鎖定時,該區域B便不會更新共用網路。其 他實施例在所有過程或部分過程中係可以單線方式來進行 ,及/或在某些過程中以多線方式來進行。 經濟部智慧財產局員工消費合作社印製 圖5係顯示區域導向、多線式圖解基準之細部路由器 5 0 0之一實施例。在本發明之某些實施例的細部路由器 中,一設計圖係可以藉由將整個設計圖分割成一組較小的 形狀(諸如多邊形)來進行路徑配置。此一多邊形之其中 一實例便是長方形。這些形狀係可以利用本發明某些實施 例之多線式平行運算性能來進行平行的路徑配置。其他實 施例則係可以在所有過程或部分過程中以單線方式來進行 ,以及/或在部分過程中以多線方式來進行。 首先,步驟5 0 1係讀取位在與細部路由器5 0 〇有 關的區域中之設計資訊。舉例來說,其可以讀取該區域中 之細胞、針腳、網路表及整體路徑配置。接著’步驟 5 0 2係建立一路徑配置圖表’其係可以支援有效率的路 徑配置。在建立路徑配置圖表之後’在步驟5 0 3中係可 以採用一快速圖表搜尋算式來發現可以互連網路之針腳的 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -18- 529074 A7 B7 五、發明説明(16) 路徑配置路徑。其他實施例則係可以在所有過程或部分過 程中以單線方式來進行’以及/或在部分過程中以多線方 式來進行。 一旦建立起有效的路徑配置圖表之後,吾人接著便可 以進行圖表基準的路徑配置步驟5 0 3。圖表基準路徑配 置係包括一組自發性圖表搜尋算式。其可以加強速度及性 能,以完成一個很難進行路徑配置之設計圖。由於自發性 算式之路徑配置品質係與I c設計特徵有相當大的依存關 係,因此本發明某些實施例係具有數個自發性算式。主算 式係用以處理主要的路徑配置任務。在主算式完成路徑配 置之後,其便可以進入後續路由最佳化狀態。在此一狀態 中,其係應用數個不同的自發性算式。每一算式的目標是 針對一個或多個特定的設計特徵。在此一狀態中,若設計 之特徵無法配合算式時,則路徑配置結果可能會變得很差 。若此一情況未加以修正,則路徑配置便有可能會違反規 任何路由器之運作時間及記憶效能係與路徑配置表示 式有相當大的關聯。某些大型I C設計之路由器通常係選 擇建立一路徑配置座標方格表示式。路徑配置座標方格表 示式的簡化係會使得路由器可以更容易完成工作。然而, 路倥配置座標方格表不式係無法符合某些新發展出來的 I C設計需求。因此,本發明之某些實施例便選擇一種較 一般化的圖解表示式來進行路徑配置,而非採用簡單的座 標方格表示式。一座標方格表示式係具有嚴格的統一結構 本紙張尺度適用中國國家標準(CNS ) A4規格(210x 297公酱) m· mMemMBt n ·1_11 ami ϋ_ϋ mi ii—ϋ flu (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 -19- 529074 A7 ___ B7 五、發明説明(17) °然而’某些具有路徑配置圖解表示式之實施例則係未具 有此一限制’且其可以使用一路徑配置圖解表示式及/或 一路徑配置座標方格表示式。此一彈性可以降低記憶體需 求及/或運作時間。以下將說明本發明某些實施例之圖解 表不式。 在圖6中,在路徑配置區域中係具有一大區塊6 1〇 。在座標方格基準的路徑配置中,整個區域係由一座標方 格所覆蓋’而不考慮存在有此一大區塊。這係因爲座標方 格之統一結構需求。在圖解表示式中,在圖式中係顯示吾 人可以僅針對未由區塊所佔據之空間空間來建構圖表結點 ’而不需要針對區塊來產生圖解結點。這使得圖表具有較 少的結點,因爲大部分的空間係由區塊所佔據。藉由使用 圖解表示式,圖表結點之數量便會遠少於座標方格之數量 ,且因此相較於座標方格表示式,所需要之記憶體係大大 地減少。此外,圖解基準之路徑配置算式係具有較少的結 點需要通過,因此可以大大地減少C P U的運算時間。在 其他實施例中,相較於座標方格表示式,在區塊或其附近 的結點數量係至少可以減少的,但不會將區塊或其附近之 結點數量減到爲零。 圖7係舉一實例來對照在圖解表示式與座標方格表示 式之間的差別。在一設計之常見的狀態是在於該針腳的形 狀係極複雜的。針對爲了解決此問題的座標方格基準的@ 由器而言,其係需要在針腳層上產生許多額外的、、可用^ 標方格〃,以完成路徑配置。藉由一座標方格基準的路由 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閱讀背面之注意事
項再填A :寫本頁} 經濟部智慧財產局員工消費合作社印製 -20- 529074 A7 B7 五、發明説明(18) (請先閱讀背面之注意事項再填寫本頁) 器,由於座標方格需要具有統一的結構,因此這些可用座 標方格亦必須出現在其他的路徑配置層。因此,記憶體需 求便會大大地增加。如圖7所示,由於針腳’因此許多三 角形(不常見)結點便會形成在層體1 7 1 〇上。在座標 方格表示式中,由於統一結構的要求,因此層體2 ’ 7 2 0係亦必須具有這些三角形結點。藉由利用圖解表示 式,吾人便可以在層體1 ,7 4 0上具有許多 ''可用的圖 表結點〃,且在層體2,7 3 0仍可以保持極少的圖表結 點。層體1 ,740及層體2,730之共用結點係具有 相同的結構。藉此方式’記憶體以及路徑配置的時間便可 以減少。在其他實施例中’不同層體的共用結點係可以具 有至少部分不同的結構° 經濟部智慧財產局員工消費合作社印製 圖9係顯示在兩Macro細胞9 2 0及9 3 0之間的渠 道結構9 1 0。若在渠道9 1 0中之整體路徑配置引線係 直線狀,則吾人可以針對一個或多個路徑配置軌跡而僅產 生兩個圖解結點,一個係位在左側入口’而另一個則係位 在右側入口。藉由此一圖表結構’該記憶體及運算時間便 可以大大地減少。相反地’該座標方格基準路由器係必須 根據層體的路徑配置間距來產生大量的座標方格。因此’ 不管存在該渠道結構以及整體路徑配置引線係直線狀,其 都將會形成大量的座標方格。當整體路徑配置引線不是直 線狀時,可以在渠道內部增加少量結點,以有助於路徑配 置。基本上,在圖9中所示之觀念係可以在渠道區域中增 加或多或少的結點。其他實施例亦可以在渠道中設置一個 本紙張尺度適用中國國家標準(CNS ) A4規格(2丨〇><297公釐) -21 - 529074 A7 ____ B7 五、發明説明(19) 或多個結點,且其密度係小於路徑配置間距。 (請先閱讀背面之注意事項再填寫本頁) 一組結點亦可以具有超過一個路徑配置間距的距離。 例如,三個爲一組之結點係可以在第一結點與第二結點之 間具有一個路徑配置間距,且在第二結點與第三結點之間 具有另一個路徑配置間距。一組一個結點係具有無限大的 路徑配置間距。 本發明之某些實施例係具有一機構可以儲存到目前爲 止之最佳的路徑配置結果。若應用一個新的自發性算式至 該最佳路徑配置方式係會造成一種較差的結果,且該最佳 路徑配置方式係會被重新儲存。接著,另一個自發性算式 便會應用至最佳方式。若其結果會較佳,則其便會更新而 變成最佳的方式。藉此,路徑配置之結果便會變成較佳, 且在後續路由最佳化狀態中不會變差。 某些實施例係以一第一路徑配置間距來互連1 C設計 之至少一第一部分。若互連結果違反一條或多條設g十規貝[J ,則I C設計之第一部分的至少一部分便以小於第一路徑 配置間距之第二路徑配置間距來進行路徑配置。 經濟部智慧財產局員工消費合作杜印製 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -22-

Claims (1)

  1. 529074 A8 B8 C8 D8 六、申請專利範圍 1 1 · 一種積體電路(I C )設計之路徑配置方法,其 包含: C請先閱讀背面之注意事項存填寫本頁) 取得I c設計,其中該I c設計係包括在一層或多層 上之複數物件; 形成複數階層,其中該複數階層係包括一表示具有第 一座標方格密度之I c設計的第一階層、一表不具有比至 少該第一座標方格密度還精細之第二座標方格密度之I c 設計的第二階層、以及一表示具有比至少該第一座標方格 密度及第二座標方格密度還精細之第三座標方格密度之 I C設計的第三階層; 至少部分地根據該I C設計,移動該具有複數物件之 複數階層的每一階層;以及 將第一階層、第二階層及第三階層之其中一個或以上 之階層的物件互連在一起。 2 ·根據申請專利範圍第1項之方法,其中該路徑配 置至少在第一時間內係採多線式配置。 經濟部智慧財產局員工消費合作社印製 3 ·根據申請專利範圍第1項之方法,其中該路徑配 置至少在第一時間內係採單線式配置。 4 ·根據申請專利範圍第1項之方法,其中該I C設 計、第一階層、第二階層及第三階層係皆包括至少兩層。 5 ·根據申請專利範圍第1項之方法,其中該I C設 計、第一階層、第二階層及第二階層係皆包括單層。 6 · —種積體電路(I C )設計之路徑配置方法,其 包含: 本紙張尺度適用中國國家標準(CNS ) A4規格(21〇Χ297公釐)~' -23- 529074 A8 B8 C8 ___D8 六、申請專利範圍 2 取得I C §受計’其中該I C設計係包括在一層或多層 上之複數物件; (請先閲讀背面之注意事項再填寫本頁) 取得I C設計之第一階層,其中該I C設計之第一階 層係被分隔成第一複數之一種或多種區間,且該I C設計 之複數物件係在該第一複數之一種或多種區間中;以及 形成I C設計之第二階層,其包括: 將第二階層分隔成第二複數區間,其中該第一複數之 一種或多種區間係由第二複數區間之至少兩區間所表示; 以及 其中第二複數區間之每一區間與物件之互連,實質上 係與第二複數區間之其他區間無關。 7 ·根據申請專利範圍第6項之方法,其中該路徑配 置至少在第一時間內係採多線式配置。 8 ·根據申請專利範圍第6項之方法,其中該路徑配 置至少在第一時間內係採單線式配置。 經濟部智慧財產局員工消費合作社印製 9 ·根據申請專利範圍第6項之方法,其中第一複數 之一種或多種區間之一個或多個區間係未具有該複數物件 之任何一物件。 1 ◦·根據申請專利範圍第6項之方法,其中第一複 數之一種或多種區間之每一個區間係具有該複數物件之一 個或多個物件。 1 1 ·根據申請專利範圍第6項之方法,其中實質無 關之互連物件係至少受到第二複數區間之邊界條件限制。 1 2 ·根據申請專利範圍第6項之方法,其中實質無 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -24- 529074 A8 B8 C8 D8 六、申請專利範圍 3 關之互連物件係至少受到第二複數區間之第一區間鎖定在 至少一由至少第二複數區間之第一區間及第二區間所共用 之網路上,以避免網路由於第二複數區間之第二區間所改 〇 1 3 ·根據申請專利範圍第6項之方法,其中第一複 數區間之每一區間係由第二複數區間之至少兩區間所表示 〇 1 4 ·根據申請專利範圍第6項之方法,其中該I C 設計、第一階層、第二階層及第三階層係皆包括至少兩層 0 1 5 ·根據申請專利範圍第6項之方法,其中該I C 設計、第一階層、第二階層及第三階層係皆包括單層。 1 6 · —種積體電路(I C )設計之路徑配置方法, 其包含: 取侍I C设’其中该I C設計係包括在一^層或多層 上之複數物件; 取得I C設計之第一階層,其中該I C設計之第一階 層係被分隔成第一複數之一種或多種區間,且該I c設計 之複數物件係在該第一複數之一種或多種區間中;以及 形成I C設計之第二階層,其包括: 將第二階層分隔成第二複數區間,其中該第一複數之 一種或多種區間係由第二複數區間之至少兩區間所表示; 將第二複數區間分配在複數區域當中,使得複數區域 之每一區域係包括第二複數區間之一個或多個區間;且 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) ------1——Γ·裝II (請先閱讀背面之注意事項再填寫本頁) 、言 經濟部智慧財產局員工消費合作社印製 -25- 529074 A8 B8 C8 D8 六、申請專利範圍 4 其中在複數E域之母一題域中,物件之互連實質上係 與複數區域之其他區域無關。 1 7 ·根據申§靑專利範圍第1 6項之方法,其中該路 徑配置至少在第一時間內係採多線式配置。 1 8 ·根據申請專利範圍第1 6項之方法,其中該路 徑配置至少在第一時間內係採單線式配置。 1 9 ·根據申請專利範圍第1 6項之方法,其中第一 複數之一種或多種區間之一個或多個區間係未具有該複數 物件之任何一物件。 2 0 ·根據申請專利範圍第1 6項之方法,其中第一 複數之一種或多種區間之每一個區間係具有該複數物件之 一個或多個物件。 2 1 ·根據申請專利範圍第1 6項之方法,其中實質 無關之互連物件係至少受到第二複數區間之邊界條件限制 0 2 2 ·根據申請專利範圍第1 6項之方法,其中實質 無關之互連物件係至少受到複數區域之邊界條件限制。 2 3 ·根據申請專利範圍第1 6項之方法,其中實質 無關之互連物件係至少受到第二複數區間之第一區間鎖定 在至少一由至少第二複數區間之第一區間及第二區間所共 用之網路上,以避免網路由於第二複數區間之第二區間所 改變。 2 4 ·根據申請專利範圍第1 6項之方法,其中實質 無關之互連物件係至少受到複數區域之第一區域鎖定在至 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐) ,---- (請先閱讀背面之注意事項再填寫本頁) 、1Τ ·丨 經濟部智慧財產局員工消費合作社印製 -26 - 529074 A8 B8 C8 D8 六、申請專利範圍 5 少一*由至少複數區域之第一*區域及% —^區域所共用之網路 上,以避免網路由於複數區域之第二區域所改變。 .41 — (請先閲讀背面之注意事項再填寫本頁) 2 5 ·根據申請專利範圍第1 6項之方法,其中該 I C設計、第一階層、第二階層及第三階層係皆包括至少 兩層。 2 6 ·根據申請專利範圍第1 6項之方法,其中該 I C設計、第一階層、第二階層及第三階層係皆包括單層 〇 2 7 ♦—種積體電路(I C )設計之路徑配置方法, 其包含: 取得I C設計,其包括複數區塊及複數針腳; 形成一圖表,其包括第一複數結點,其中第一複數結 點之每一結點係形成在複數區塊之每一區塊外面;以及 透過該圖表之結點來將複數針腳互連在一起。 2 8 ·根據申請專利範圍第2 7項之方法,其中該路 徑配置在至少一第一時間內係採多線式配置。 經濟部智慧財產局員工消費合作社印製 2 9 ·根據申請專利範圍第2 7項之方法,其中該路 徑配置在至少一第一時間內係採單線式配置。 3 0 · —種積體電路(I C )設計之路徑配置方法, 其包含: -T— I —1 形成第一複數結點,以將I C設計之物件定位在第一 層體上,其中該複數結點之至少兩結點係以第一間隔相互 隔開;以及 幵々成桌一複數結點,以將I c設計之物件定位在第二 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) -27- 529074 A8 B8 C8 D8 々、申請專利範圍 6 層體中’其中第二複數結點之至少兩結點係彼此以第一間 隔相互隔開’且第二複數結點之至少兩結點係以大於該第 一間隔之一個或多個間隔而相互隔開。 3 1 ·根據申請專利範圍第3 〇項之方法,其中該路 徑配置在至少一第一時間內係採多線式配置。 3 2 ·根據申請專利範圍第3 0項之方法,其中該路 徑配置在至少一第一時間內係採單線式配置。 3 3 ♦—種積體電路(I c )設計之路徑配置方法, 其包含: 形成第一複數結點,以將I C設計之物件定位在第一 層體上’其中該複數結點之至少兩結點係以第一間隔相互 隔開;以及 形成第二複數結點,以將I C設計之物件定位在第二 層體中’其中第二複數結點之至少兩結點係彼此以第一間 隔相互隔開’且第二複數結點之至少兩結點係以小於該第 一間隔之一個或多個間隔而相互隔開。 3 4 ·根據申請專利範圍第3 3項之方法,其中該路 十二配置在至少一弟一時間內係採多線式配置。 3 5 ·根據申請專利範圍第3 3項之方法,其中該路 徑配置在至少一第一時間內係採單線式配置。 3 Θ · —種積體電路(I c )設計之路徑配置方法, 其包含: 形成第一複數結點,以將I C設計之物件定位在第一 層體上,其中該第一複數結點係包括一第一複數共用結點 -----;---- (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 r 3 卞rr ·· - 度 V Z -28- 529074 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 7 及第一複數未共用結點;以及 开^成第二複數結點,以將I C設計之物件定位在第二 層體中, 其中第二層體係至少大致上平行於第一層體,且該第 一層體係與第一層體沿著一層體中心軸而隔開大約一個層 體的距離, i其中第二複數結點係包括第二複數共用結點,且該 m _裏々共用結點及第二複數共用結點係共用位置,使得 € m II複數:共用結點沿著層體中心軸而朝向第一複數共用 結點偏移大約層體的距離時,該第一複數共用結點及第二 複數共用結點便會大致重合, 且其中若第二複數共用結點沿著層體中心軸而朝向第 一複數未共用結點偏移大約層體的距離時,該第一複數未 共用結點係不會有任何結點與第二複數共用結點之任何結 點相重合。 3 7 ·根據申請專利範圍第3 6項之方法,其中該路 徑配置在至少一第一時間內係採多線式配置。 3 8 ·根據申請專利範圍第3 6項之方法,其中該路 徑配置在至少一第一時間內係採單線式配置。 3 9 ·根據申請專利範圍第3 6項之方法,其中該 I C設計、第一階層、第二階層及第三階層係皆包括至少 兩層。 4 0 ·根據申請專利範圍第3 6項之方法,其中該 I C設計、第一階層、第二階層及第三階層係皆包括單層 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐) 1—φ^------訂------Φ— (請先閲讀背面之注意事項再填寫本頁) -29- 529074 A8 B8 C8 _______D8 々、申請專利範圍 8 〇 4 1 · 一種積體電路(I c )設計之路徑配置方法, 其包含: 界定一定量之Ϊ C設計,其中該定量之一子集合係載 有引線;以及 在該定量中形成複數個結點,其中該複數結點係被限 制形成在該定量體積的子集合中。 4 2 ·根據申請專利範圍第4 1項之方法,其中該路 徑配置在至少一第一時間內係採多線式配置。 4 3 ·根據申§靑專利範圍第4 1項之方法,其中該路 徑配置在至少一第一時間內係採單線式配置。 4 4 ·根據申請專利範圍第4 1項之方法,其中該定 量係包括一層體。 4 5 ·根據申請專利範圍第4 1項之方法,其中該定 量係包括至少兩層體。 4 6 · —種積體電路(I C )設計之路徑配置方法, 其包含: 取得I C設計之一層或多層之一個或多個路徑配置間 距; 界定一定量的I 十’其中該定量之一子集合係載 有引線;以及 在該定量中形成第一複數結點;以及 在該定量外面形成第二複數之一種或多種結點,其中 第二複數之一種或多種結點之至少一結點係以一間距來形 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) .--Ί^-w^-- (請先閱讀背面之注意事項再填寫本頁) 、言 丨· 經濟部智慧財產局員工消費合作社印製 -30- 經濟部智慧財產局員工消費合作社印製 529074 A8 B8 C8 ____ D8 六、申請專利範圍 。 y 成,其中該間距係大於該至少其中一個或多個路徑配置之 間距。 4 7 ·根據申請專利範圍第4 6項之方法,其中該路 徑配置在至少一第一時間內係採多線式配置。 4 8 ·根據申請專利範圍第4 6項之方法,其中該路 徑配置在至少一第一時間內係採單線式配置。 4 9 ·根據申請專利範圍第4 6項之方法,其中該定 量係包括一層體。 5 0 ·根據申請專利範圍第4 6項之方法,其中該定 量係包括至少兩層體。 5 1 · —種積體電路c )設計之路徑配置方法, 其包含: 取得I C設計之第一細胞實例; 取侍I C 5受5十之相鄰於第一細胞實例之第二細胞實例 ,其中該第一細胞實例與第二細胞實例係彼此以一渠道隔 開; 在罪近渠道之弟一端部處形成一第一結點; 在靠近渠道之第二端部處形成一第二結點;以及 直接連接在第一結點與第二結點之間的引線。 5 2 ·根據申請專利範圍第5 1項之方法,其中該路 徑配置在至少一第一時間內係採多線式配置。 5 3 ·根據申請專利範圍第5 1項之方法,其中該路 徑配置在至少一 ^3 一*時間內係採單線式配置。 5 4 · —種積體電路(I C )設計之路徑配置方法, 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -----.---ΊΦ------、玎------Ψ (請先閱讀背面之注意事項再填寫本頁) -31 - 529074 A8 B8 C8 D8 々、申請專利範圍 1〇 其包含: 取得I C設計之一層或多層之一個或多個路徑配置間 (請先閱讀背面之注意事項再填寫本頁) 距; 取得I C設計之第一細胞實例; 取得I C設計之相鄰於第一細胞實例之第二細胞實例 ,其中該第一細胞實例與第二細胞實例係彼此以一渠道隔 開;以及 在渠道中形成複數個一種或多種結點,其中在渠道中 之複數個一種或多種結點係具有一間距,其中該間距係大 於該一個或多個路徑配置間距之至少一間距。 5 5 ·根據申請專利範圍第5 4項之方法,其中該路 徑配置在至少一第一時間內係採多線式配置。 5 6 ·根據申請專利範圍第5 4項之方法,其中該路 徑配置在至少一第一時間內係採單線式配置。 5 7 · —種積體電路(I C )設計之路徑配置方法, 其包含: 取得包括有複數物件之I C設計; 經濟部智慧財產局員工消費合作社印製 取得複數個路徑配置算式; 至少部分地相應於複數路徑配置算式之一種或多種路 徑配置算式之第一組合,而以第一複數互連部來將複數物 件之一個或多個互連在一起; 儲存第一複數互連部; 自動地決定一種或多種路徑配置算式之第二組合; 至少部分地相應於複數路徑配置算式之一種或多種路 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -32- 529074 A8 B8 C8 D8 六、申請專利範圍 μ 徑配置算式之第二組合,而以第二複數互連部來將複數物 件之一個或多個互連在一起; -----;--1#^ —— (請先閲讀背面之注意事項再填寫本頁) 比較第一複數互連部與第二複數互連部之結果;以及 若第二複數互連部的結果係比第第一複數互連部之結 果還差,則重新儲存該第一複數互連部。 5 8 ·根據申請專利範圍第5 7項之方法,其中該路 徑配置在至少一第一時間內係採多線式配置。 5 9 ·根據申請專利範圍第5 7項之方法’其中該路 徑配置在至少一第一時間內係採單線式配置。 6 0 · —種積體電路(I C )設計之路徑配置方法’ 其包含: 以第一路徑配置間距來互連該I C設計之至少第一部 分;以及 •丨 若該互連結果係違反一條或多條設計法則’則以小於 第一路徑配置間距之第二路徑配置間距而針對1 c設計之 第一部分之至少一部分來進行路徑配置。 經濟部智慧財產局員工消費合作社印製 6 1 ·根據申請專利範圍第6 0項之方法’其中該路 徑配置在至少一第一時間內係採多線式配置。 6 2 ·根據申請專利範圍第6 0項之方法,其中該路 徑配置在至少一第一時間內係採單線式配置。 6 3 ·根據申請專利範圍第6 0項之方法’其中以小 於第一路徑配置間距之第二路徑配置間距所進行之路徑配 置的I C設計之第一部位的部分,係包括該I C設計造成 至少一個或多個違反設計規則之部分。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -33 - 經濟部智慧財產局員工消費合作社印製 529074 A8 B8 C8 _ D8 々、申請專利範圍 12 6 4 · —種積體電路(I C )設計之路徑配置方法, 其包含: 將I C設計之至少一第一部分互連在至少一第一直線 上; 將I C設計之至少一第二部分互連在至少一第二直線 上。 6 5 ♦根據申請專利範圍第6 4項的方法,其中該第 一直線係在至少一第一處理器上運作,而該第二直線係在 該至少第一處理器上運作。 6 6 ·根據申請專利範圍第6 4項的方法,其中該第 一直線係在至少一第一處理器上運作,而該第二直線係在 該至少第二處理器上運作。 6 7 ·根據申請專利範圍第6 4項的方法,其中在第 一時間內,該第一直線及第二直線係同時運作。 6 8 ·根據申請專利範圍第6 4項的方法,其中在第 一時間內,第一直線及第二直線至少一直線係未運作。 6 9 ·根據申請專利範圍第6 4項的方法,其中1 ) 在第一時間內,該第一直線及第二直線係同時運作,且2 )在一第二時間內,該第一直線及第二直線至少一直線係 未運作。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) ----------、訂------ (請先閲讀背面之注意事項再填寫本頁) -34-
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Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7594196B2 (en) * 2000-12-07 2009-09-22 Cadence Design Systems, Inc. Block interstitching using local preferred direction architectures, tools, and apparatus
US7441220B2 (en) * 2000-12-07 2008-10-21 Cadence Design Systems, Inc. Local preferred direction architecture, tools, and apparatus
US9177093B2 (en) * 2001-02-26 2015-11-03 Cadence Design Systems, Inc. Routing interconnect of integrated circuit designs with varying grid densities
US7036101B2 (en) * 2001-02-26 2006-04-25 Cadence Design Systems, Inc. Method and apparatus for scalable interconnect solution
AU2002360535A1 (en) * 2001-12-10 2003-06-23 Mentor Graphics Corporation Parallel electronic design automation: shared simultaneous editing
US7587695B2 (en) * 2001-12-10 2009-09-08 Mentor Graphics Corporation Protection boundaries in a parallel printed circuit board design environment
US7516435B2 (en) * 2001-12-10 2009-04-07 Mentor Graphics Corporation Reservation of design elements in a parallel printed circuit board design environment
GB2393533A (en) * 2002-09-27 2004-03-31 Zuken Ltd Routing of interconnected regions e.g. of electrical circuits
US7590963B2 (en) * 2003-11-21 2009-09-15 Mentor Graphics Corporation Integrating multiple electronic design applications
US7305648B2 (en) * 2003-11-21 2007-12-04 Mentor Graphics Corporation Distributed autorouting of conductive paths in printed circuit boards
US7823162B1 (en) 2004-01-30 2010-10-26 Xilinx, Inc. Thread circuits and a broadcast channel in programmable logic
US7770179B1 (en) * 2004-01-30 2010-08-03 Xilinx, Inc. Method and apparatus for multithreading on a programmable logic device
US7552042B1 (en) 2004-01-30 2009-06-23 Xilinx, Inc. Method for message processing on a programmable logic device
US7707537B2 (en) * 2004-06-04 2010-04-27 Cadence Design Systems, Inc. Method and apparatus for generating layout regions with local preferred directions
US7340711B2 (en) * 2004-06-04 2008-03-04 Cadence Design Systems, Inc. Method and apparatus for local preferred direction routing
US7412682B2 (en) * 2004-06-04 2008-08-12 Cadence Design Systems, Inc Local preferred direction routing
US7546571B2 (en) * 2004-09-08 2009-06-09 Mentor Graphics Corporation Distributed electronic design automation environment
US20060101368A1 (en) * 2004-09-08 2006-05-11 Mentor Graphics Corporation Distributed electronic design automation environment
JP2007026170A (ja) * 2005-07-19 2007-02-01 Matsushita Electric Ind Co Ltd 半導体集積回路の自動レイアウト方法、自動レイアウトプログラム、および自動レイアウト装置
US8326926B2 (en) * 2005-09-13 2012-12-04 Mentor Graphics Corporation Distributed electronic design automation architecture
US8250514B1 (en) 2006-07-13 2012-08-21 Cadence Design Systems, Inc. Localized routing direction
US7886260B2 (en) * 2007-05-31 2011-02-08 Intel Corporation Focused ion beam defining process enhancement
US8234614B1 (en) 2008-06-05 2012-07-31 Synopsys, Inc. Multi-threaded global routing
US8307309B1 (en) 2008-08-20 2012-11-06 Synopsys, Inc. Automated circuit design using active set solving process
US8095906B2 (en) 2008-12-29 2012-01-10 Altera Corporation Method and apparatus for performing parallel routing using a multi-threaded routing procedure
US8490042B2 (en) * 2009-08-31 2013-07-16 Synopsys, Inc. Performing routing optimization during circuit design
US8495551B2 (en) * 2009-12-17 2013-07-23 International Business Machines Corporation Shaping ports in integrated circuit design
US8527930B2 (en) * 2010-01-28 2013-09-03 Synopsys, Inc. Generating and using route fix guidance
KR101996825B1 (ko) 2013-01-18 2019-10-01 삼성전자 주식회사 3d 반도체 패키지 디자인 방법 및 컴퓨팅 시스템
US9087172B2 (en) 2013-10-07 2015-07-21 International Business Machines Corporation Implementing enhanced net routing congestion resolution of non-rectangular or rectangular hierarchical macros
US9003351B1 (en) 2014-01-08 2015-04-07 Freescale Semiconductor, Inc. System and method for reducing power consumption of integrated circuit
JP6488911B2 (ja) * 2015-06-24 2019-03-27 富士通株式会社 回路設計支援プログラム、回路設計支援方法、および情報処理装置
US9558313B1 (en) 2015-09-08 2017-01-31 King Fahd University Of Petroleum And Minerals Method and system for providing a game theory based global routing
US20230282635A1 (en) * 2022-02-23 2023-09-07 D2S, Inc. Integrated circuit with non-preferred direction curvilinear wiring

Family Cites Families (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4612618A (en) * 1983-06-10 1986-09-16 Rca Corporation Hierarchical, computerized design of integrated circuits
US4688072A (en) * 1984-06-29 1987-08-18 Hughes Aircraft Company Hierarchical configurable gate array
JPS62186351A (ja) 1986-02-12 1987-08-14 Fujitsu Ltd 高多重並列配線処理方式
JPH0743742B2 (ja) 1990-09-12 1995-05-15 株式会社日立製作所 自動配線方法
JPH0512382A (ja) 1991-07-05 1993-01-22 Hokuriku Nippon Denki Software Kk 配線処理方式
JPH0567178A (ja) 1991-07-10 1993-03-19 Toshiba Corp 自動配線処理方法
JP3219500B2 (ja) 1991-12-27 2001-10-15 株式会社東芝 自動配線方法
US5353235A (en) * 1992-06-17 1994-10-04 Vlsi Technology, Inc. Wire length minimization in channel compactor
JPH0645443A (ja) 1992-07-21 1994-02-18 Hitachi Ltd 階層化配線方法
US5761664A (en) 1993-06-11 1998-06-02 International Business Machines Corporation Hierarchical data model for design automation
JPH07121600A (ja) 1993-10-22 1995-05-12 Hitachi Ltd 配線経路処理方法
SG68564A1 (en) * 1994-01-25 1999-11-16 Advantage Logic Inc Apparatus and method for partitioning resources for interconnections
US5875117A (en) 1994-04-19 1999-02-23 Lsi Logic Corporation Simultaneous placement and routing (SPAR) method for integrated circuit physical design automation system
US5636129A (en) 1994-04-20 1997-06-03 Her; One-Hsiow A. Electrical routing through fixed sized module and variable sized channel grids
US5629860A (en) 1994-05-16 1997-05-13 Motorola, Inc. Method for determining timing delays associated with placement and routing of an integrated circuit
US5877091A (en) 1995-05-19 1999-03-02 Matsushita Electric Industrial Co. Ltd, Multilayer routing method and structure for semiconductor integrated circuit
US5990502A (en) * 1995-12-29 1999-11-23 Lsi Logic Corporation High density gate array cell architecture with metallization routing tracks having a variable pitch
US5841664A (en) 1996-03-12 1998-11-24 Avant| Corporation Method for optimizing track assignment in a grid-based channel router
US6353918B1 (en) 1996-03-15 2002-03-05 The Arizona Board Of Regents On Behalf Of The University Of Arizona Interconnection routing system
US5793643A (en) 1996-04-30 1998-08-11 Avant| Corporation Method for handling variable width wires in a grid-based channel router
US5808896A (en) * 1996-06-10 1998-09-15 Micron Technology, Inc. Method and system for creating a netlist allowing current measurement through a sub-circuit
US5798936A (en) 1996-06-21 1998-08-25 Avant| Corporation Congestion-driven placement method and computer-implemented integrated-circuit design tool
US5839142A (en) * 1996-07-09 1998-11-24 Thermo Fibertek Inc. Stock washer for washing, thickening and classifying solids
US5847965A (en) 1996-08-02 1998-12-08 Avant| Corporation Method for automatic iterative area placement of module cells in an integrated circuit layout
US5987086A (en) 1996-11-01 1999-11-16 Motorola Inc. Automatic layout standard cell routing
US6006024A (en) * 1996-11-01 1999-12-21 Motorola, Inc. Method of routing an integrated circuit
US6002857A (en) 1996-11-14 1999-12-14 Avant! Corporation Symbolic constraint-based system for preroute reconstruction following floorplan incrementing
US5980093A (en) 1996-12-04 1999-11-09 Lsi Logic Corporation Integrated circuit layout routing using multiprocessing
US5841684A (en) * 1997-01-24 1998-11-24 Vlsi Technology, Inc. Method and apparatus for computer implemented constant multiplication with multipliers having repeated patterns including shifting of replicas and patterns having at least two digit positions with non-zero values
JP3766733B2 (ja) 1997-02-05 2006-04-19 松下電器産業株式会社 部品間結線の表示方法及び装置
US5930500A (en) 1997-02-11 1999-07-27 Lsi Logic Corporation Parallel processor implementation of net routing
JPH10321728A (ja) 1997-05-19 1998-12-04 Fujitsu Ltd 半導体集積回路のレイアウトシステムにおける階層化配線処理方法および階層化配線処理プログラムを記録した媒体
US6205570B1 (en) * 1997-06-06 2001-03-20 Matsushita Electronics Corporation Method for designing LSI circuit pattern
US6230304B1 (en) 1997-12-24 2001-05-08 Magma Design Automation, Inc. Method of designing a constraint-driven integrated circuit layout
US6249902B1 (en) * 1998-01-09 2001-06-19 Silicon Perspective Corporation Design hierarchy-based placement
US6027479A (en) 1998-02-27 2000-02-22 Via Medical Corporation Medical apparatus incorporating pressurized supply of storage liquid
US6289495B1 (en) 1998-04-17 2001-09-11 Lsi Logic Corporation Method and apparatus for local optimization of the global routing
US6269469B1 (en) * 1998-04-17 2001-07-31 Lsi Logic Corporation Method and apparatus for parallel routing locking mechanism
US6175950B1 (en) 1998-04-17 2001-01-16 Lsi Logic Corporation Method and apparatus for hierarchical global routing descend
US6324674B2 (en) 1998-04-17 2001-11-27 Lsi Logic Corporation Method and apparatus for parallel simultaneous global and detail routing
US7065729B1 (en) * 1998-10-19 2006-06-20 Chapman David C Approach for routing an integrated circuit
US6651232B1 (en) * 1998-11-05 2003-11-18 Monterey Design Systems, Inc. Method and system for progressive clock tree or mesh construction concurrently with physical design
JP4227304B2 (ja) 1998-12-22 2009-02-18 富士通株式会社 概略配線方法及び装置並びに概略配線プログラムを格納した記録媒体
US6507941B1 (en) 1999-04-28 2003-01-14 Magma Design Automation, Inc. Subgrid detailed routing
US6207479B1 (en) 1999-06-14 2001-03-27 Taiwan Semiconductor Manufacturing Co., Ltd. Place and route method for integrated circuit design
US6305004B1 (en) 1999-08-31 2001-10-16 International Business Machines Corporation Method for improving wiring related yield and capacitance properties of integrated circuits by maze-routing
US6766502B1 (en) * 1999-12-30 2004-07-20 Intel Corporation Method and apparatus for routing using deferred merging
US6898773B1 (en) * 2002-01-22 2005-05-24 Cadence Design Systems, Inc. Method and apparatus for producing multi-layer topological routes
US6858928B1 (en) * 2000-12-07 2005-02-22 Cadence Design Systems, Inc. Multi-directional wiring on a single metal layer
US7036101B2 (en) 2001-02-26 2006-04-25 Cadence Design Systems, Inc. Method and apparatus for scalable interconnect solution
US6957408B1 (en) * 2002-01-22 2005-10-18 Cadence Design Systems, Inc. Method and apparatus for routing nets in an integrated circuit layout
US6829757B1 (en) * 2001-06-03 2004-12-07 Cadence Design Systems, Inc. Method and apparatus for generating multi-layer routes
US6957411B1 (en) * 2001-06-03 2005-10-18 Cadence Design Systems, Inc. Gridless IC layout and method and apparatus for generating such a layout
JP5067178B2 (ja) 2008-01-28 2012-11-07 日本ゼオン株式会社 グリッド偏光子

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