TW527779B - Phase lock loop - Google Patents
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Description
527779 五、發明說明(1) 【發明領域】 本發明是有關於一種鎖相迴路(Phase Lock Loop, P L L ),且特別是有關於一種可增快鎖相速度之鎖相迴路。 【發明背景】 鎖相迴路主要是一種使所產生的訊號的相位與頻率固 定於某一基準的電路,其係已普遍地使用於無線通訊系統 中。當接收器接收一資料訊號之後,鎖相迴路係用以產生 將此資料訊號進行解碼時所需之時脈訊號。此時脈訊號之 頻率與相位對於能否成功地將此資料訊號解碼出來,影響 極大。是以,若能於要進行鎖相之初,即快速地減少資料 訊號與日τ脈訊號間的相位差(p h a s e e r r 〇 r ),必能有效地 增快資料訊號之解碼速度。 請參照第1圖,其所繪示乃傳統之鎖相迴路之方塊 圖。鎖相迴路100係用以接收資料訊號DATA。資料訊號 DATA經由反相器1 02 ( 1 )與1 02 ( 2 )之後,產生資料訊號 DATAX。資料訊號DATAX與一時脈訊號CLKX係同時輸入至一 相位偵測器(p h a s e d e t e c t 〇 r ) 1 〇 4,用以偵測資料訊號 DATAX與時脈訊號CLKX的相位差,並輸出一上升脈波訊號 UP與一下降脈波訊號DN至一充電幫浦(charge pump)106。 充電幫浦106係根據上升脈波訊號UP與下降脈波訊號DN之 脈波寬度(pulse width)輸出一充電電流lcp至一迴路濾波 器(loop filter) 108。迴路濾波器1〇8係用以濾掉鎖相迴 路1 0 0中所產生之尚頻成分’並輸出一電壓值V。其中,當
527779 五、發明說明(2) 二t ”DATAX與一時脈訊號clkx的相位差不為〇時,上升 ‘ ' 2 與下降脈波訊號減之脈波寬度將會相對應地改 义雪二&生不同之充電電流ICP ’來對迴路遽波器108中之 一電^進行充放電、,以使電壓值¥改變。 却缺Γτ ι/專統之鎖相迴路100中’如果資料訊號DATA與時脈 π之起始的(1 n i t i a 1 )相位差過大的話’鎖相迴路 此,、y y、呈過很長的時間(約數個m S ),方得以進入鎖相狀 ^ :貝料訊號DATA與時脈訊號CLK之相位差很小。此 方可成功地對資料訊號DATA進行取樣以解出資料訊號 、 。為了要加速鎖相迴路1 0 0進入鎖相狀態的速度,可 以於f始進行鎖相時,先改變時脈訊號CLK的相位,使資 料訊號DATA與時脈訊號CLK之相位差變小,如此,可達到 快速鎖相之目的。 所以’傳統的作法是將電壓值V輸入至一電壓控制振 盈器(Voltage Controlled Oscillator, VCO)及多相位產 生器(丛111七1〜口1!&36 661161^1:〇1〇110中,產生多個頻率相 同’相位不同之相位時脈訊號,例如是相位時脈訊號 P 0〜P 5 ’並於要進行鎖相時,藉由適當地選擇六個相位時 脈訊號P0〜P5之一,來改變時脈訊號CLK之相位,以使資料 訊號DATA與時脈訊號CLK之相位差達到最小,以達到快速 鎖相之目的。其中,相位時脈訊號p 1之相位係落後於相位 時脈訊號P Q之相位,相位時脈訊號P 2之相位係落後於相位 時脈訊號P 1之相位,餘者亦同,且彼此間之相位差為 3 6 0 / 6 = 6 0度。此外,相位時脈訊號p 〇〜p 5之頻率係對應至
第5頁 527779 五、發明說明(3) 電壓值V。 相位時脈訊號P 0〜P 5係輸入至相位選擇器丨丨2中,而相 位選擇器1 1 2係根據一選擇訊號PSEL,來選擇相位時脈訊 號P0〜P5之一,作為其輸出之基礎時脈訊。基礎時 脈訊號PCLK可經由一邏輯電路單元114的處理之後,即可 得到時脈訊號CLK,其中,邏輯電路單元114例如是一除頻 器(Divider),或是其他可對基礎時脈訊號PCLK進行處理' 之邏輯電路之組成。由於時脈訊號CLK係為相位時脈訊號 P0〜P5之一經過相位選擇器112與邏輯電路單元114的處理 之後得到,因為電路延遲的特性,時脈訊號CLK將會比相 位時脈訊號P 0〜P 5延遲一段時間。而因為時脈訊號c L K X又 會比時脈訊號CLK延遲二個反相器102之延遲時間(delay t ime),所以時脈訊號CLKX係比相位時脈訊號p〇〜P5延遲了 時段T d。 為了能夠選擇出最適之相位時脈訊號P 〇〜P 5,必須將 資料訊號DATA與相位時脈訊號p〇〜p5的相位進行比較。然 而,因為由相位時脈訊號p〇〜P5得到時脈訊號CLKX的過程 中’係延遲了時段T d,所以必須讓相位時脈訊號P 0〜P 5產 生延遲之後,方可與資料訊號DATAX進行相位之比較。如 第1圖所示,傳統的作法是,將相位時脈訊號P 〇〜P 5分別輸 入至第一延遲單元120(0)〜12〇(5)、第二延遲單元 122(0)〜122(5)與反相器124(0)〜124(5)和 125(0)〜125(5) ’來得到假延遲(dummy delay)相位時脈訊 號P X 0〜P X 5。第一延遲單元丨2 〇之延遲時間係設計成與相位
527779 五、發明說明(5) =隔不同的情形。於處理南頻訊號時,相同的延遲時間會 導致更大的相位差,所以發生於高頻之相位時脈訊號的相 位間巧不同的情形將會更明顯,而嚴重地影響到鎖相迴路 之的操作速度(operation speed)與解析度 (resolution) 〇 【發明目的及概述】 有鑑於此,本發明的目的就是在提供一種鎖相迴路, 特別適用於處理高頻訊號,並可增快操作速度與提高解析 度。 根據本發明的目的,提出一種鎖相迴路(Phase Lock L ο ο p, P L L ),係接收一資料訊號並產生一時脈訊號,此鎖 相迴路包括一相位偵測器(P h a s e D e t e c t 〇 r )、一迴路遽波 器(Loop Filter)、一電壓控制振 I 器(Voltage Controlled Oscillator, VCO)及多相位產生器 (Multi-phase Generator)、轉換偵測器(transition d e t e c t o r )、最佳相位解碼器以及一相位選擇器。相位偵 測器係接收資料訊號與時脈訊號,並根據資料訊號與時脈 訊號之相位差,輸出一偵測器輸出訊號。迴路濾波器係根 據偵測器輸出訊號產生一電壓值。電壓控制振盪器及多相 位產生器係產生N個頻率相同,相位不同之相位時脈訊 號。其中,第i + 1個相位時脈訊號之相位係超前於第i個相 位時脈訊號之相位,而該N個相位時脈訊號之頻率係對應 至該電壓值,0 S i<N-l,i為整數。轉換偵測器係接收n個
527779 五、發明說明(6)
相位時脈訊號、資料訊號與時脈訊號,並產生一資料訊號 區段值與一時脈訊號區段值。其中,相鄰最近之該第i個 相位時脈訊號之位準轉換與該第i +1個相位時脈訊號之位 準轉換之間係為第i個轉換區段(transition region)。資 料訊號區段值係為資料訊號產生位準轉換時所對應之第X 個轉換區段,而該時脈訊號區段值則為該時脈訊號產生位 準轉換時所對應之第Y個轉換區段,0 - X,Y < N - 1,X、Y 為整數。最佳相位解碼器係根據資料訊號區段值與時脈訊 號區段值產生一選擇訊號,該選擇訊號係對應至X與Y之差 值。而相位選擇器係根據選擇訊號,選擇N個相位時脈訊 號之一輸出,其中,時脈訊號係對應至所選擇之N個相位 時脈訊號之一。
根據本發明的另一目的,提出一種鎖相迴路,此鎖相 迴路係接收一資料訊號並產生一時脈訊號。此鎖相迴路包 括一相位偵測器、一迴路濾波器、一電壓控制振盪器及多 相位產生器、一最佳相位決定單元、以及一相位選擇器。 相位偵測器係接收資料訊號與時脈訊號,並根據資料訊號 與時脈訊號之相位差,輸出一偵測器輸出訊號。迴路濾波 器,係根據偵測器輸出訊號產生一電壓值。電壓控制振盪 器及多相位產生器係產生N個頻率相同,相位不同之相位 時脈訊號。其中,第i +1個相位時脈訊號之相位係超過於 第i個相位時脈訊號之相位,而此N個相位時脈訊號之頻率 係對應至此電壓值,0 S i < N - 1,i為整數。最佳相位決定 單元係接收此N個相位時脈訊號,並產生一選擇訊號。其
第9頁 527779 五、發明說明(7) 中,相鄰最近之第i個相位時脈訊號之位準轉換與第i + 1個 相位時脈訊號之位準轉換之間係為第i個轉換區段 (transition r e g i ο η ),資料訊號與時脈訊號之相位差係 對應至Μ個轉換區段,此選擇訊號係對應至該Μ值。而相位 選擇器係根據選擇訊號,選擇Ν個相位時脈訊號之一輸 出,其中,時脈訊號係對應至所選擇之Ν個相位時脈訊號 之一 〇 為讓本發明之上述目的、特徵、和優點能更明顯易 懂,下文特舉一較佳實施例,並配合所附圖式,作詳細說 明如下: 【較佳實施例】 本發明的精神在於,於初始狀態下,直接對資料訊號 與時脈訊號進行比較,根據其相位差來選擇最適之相位時 脈訊號,以改變時脈訊號之相位,使得資料訊號與時脈訊 號的相位差最小,以加快鎖相迴路之鎖相速度。此與傳統 作法中直接將資料訊號與延遲後之相位時脈訊號直接比較 的作法係大不相同,並產生卓越之效果。 第一實施例 請參照第2圖,其繪示依照本發明一第一實施例的一 種鎖相迴路之電路方塊圖。鎖相迴路2 0 0係用以接收資料 訊號DATA,並產生時脈訊號CLK。資料訊號DATA經由反相 器2 0 2 ( 1 )與2 0 2 ( 2 )之後,產生資料訊號DATAX。資料訊號
527779 五、發明說明(10) PSEL係為將資料訊號區段值DATAp與時脈訊號區段值CLKp 經過運算處理後之值。其運算處理的方法將補述於下。
清參照第3圖’其所繪示乃第2圖之鎖相迴路之轉換偵 測器之一例的電路方塊圖。轉換偵測器2丨8主要由第一轉 換偵測電路3 0 0與第二轉換偵測電路3 〇 1所組成。第一轉換 偵測電路3 0 0係用以接收資料訊號DATAX,而第二轉換偵測 電路30 1則是用以接收時脈訊號以^。每個轉換偵測電路 係由14個D型正反器、6個互斥或閘(Exclusive OR gate) 以及一個編碼電路所組成。資料訊號DΑΤΑχ係分別輸入至 正反器302(1)〜302(6)之輸入端d,而相位時脈訊號ρ〇〜Ρ5 亦分別輸入正反器302(6)與302(1)〜302(5)之時脈輸入端 CK中。正反器302(6)與302(1)〜302(5)由輸出端Q所輸出之 訊號A 6與A 1〜Α5接著分別輸入至正反器304(6)與 3 0 4 ( 1 )〜3 0 4 ( 5 )中,在相位時脈訊號p 1的觸發之下,得到 訊號K 6與ΙΠ〜K5。另外,訊號a 6更輸入正反器302(0),正 反器302(0)由相位時脈訊號p〇觸發後,產生訊號A〇。訊號 A0接著輸入至正反器304(0),正反器304(0)由相位時脈訊 號P1觸發後,輸出訊號K0。
接著,訊號K 0與K 1係輸入至互斥或閘3 0 8 ( 0 )以得到訊 號E0,訊號K1與K2係輸入至互斥或閘3 0 8 ( 1 )以得到訊號 E1 ,以此類推,訊號K5與K6係輸入至互斥或閘3 0 8 ( 5 )以得 到訊號E5。訊號E0〜E5係同時輸入至第一編碼電路3 0 9中, 以將訊號E0〜E5轉成數位碼之資料訊號區段值DA TAP輸出。 同樣地,資料訊號CLKX係分別輸入至正反器
第13頁 527779 五、發明說明(11) 312(1)〜312(6)之輸入端D,而相位時脈訊號p 〇〜p 5亦分別 輸入正反器312(6)與312(1)〜312(5)之時脈輸入端CK中。 正反器312(6)與312(1)〜312(5)由輸出端Q所輸出之訊號b 6 與B1〜B5接著分別輸入至正反器3 14(6)與3 14(1)〜31 4(5) 中,在相位時脈訊號P 1的觸發之下,得到訊號Η 6與 m〜Η5。另外’訊號Β 6更輸入正反器312(0),正反器 3 1 2 ( 0 )由相位時脈訊號p 〇觸發後,產生訊號β 〇。訊號β 〇接 著輸入至正反器3 14(0),正反器314(0)由相位時脈訊號pi 觸發後’輸出訊號Η0。接著,訊號Η 〇與Η1係輸入至互斥或 閘3 1 8 ( 0 )以得到訊號F 0,訊號Η 1與Η 2係輸入至互斥或閘 3 1 8 ( 1 )以得到訊號F 1,以此類推,訊號η 5與Η 6係輸入至互 斥或閘3 18 (5)以得到訊號F5。訊號F0〜F5係同時輸入至第 二編碼電路319中,以將訊號F0〜F5轉成數位碼之時脈訊號 區段值CLKP輸出。 請參照第4圖,其所繪示乃第2圖之最佳相位編碼器之 電路方塊圖。最佳相位編碼器2丨6係由一減法器4 〇 2與一加 法器4 0 4所組成。最佳相位編碼器2丨6接收資料訊號區段值 DATAP與時脈訊號區段值CLKP之後,經由減法器4〇 2的運算 可得到資料訊號區段值D A TAP減去時脈訊號區段值Clkp之 差值DF。差值DF接著輸入至加法器404中,以產生差值DF 與目前之相位時脈訊號所對應之相位編號值CURp之和,以 作為選擇訊號PSEL輸出。 請參照第5圖,其所繪示乃第2圖之鎖相迴路的相關訊 號波形圖。請同時參考第2〜4圖。第5圖係以位準轉換為由
第14頁 527779 五、發明說明(12) 低位準轉換成高位準的正緣為例做說明。假設相位時脈訊 號P 〇〜P 5之位準轉換分別發生於時間點t丨(或t 7 )〜t 6,則時 間點tl〜t2 、t2〜t3 、t3〜t4 、t4〜t5 、t5〜t6與t6〜t7之間分 別為轉換區段RO、R1、R2、R3、R4與R5。相位編號值CURP 作為基礎時脈訊號PCLK輸出,則此時之相位編號值curp為 5,而相位時脈訊號P 5經過相位選擇器2 1 2、邏輯電路2 1 4 與反相器2 0 3 ( 1 )及2 0 3 ( 2 )的延遲之後,時脈訊號(^〇係如 第5圖所示,其位準轉換係發生於轉換區段R 2。請參考第3 圖,訊號F2將轉為邏輯1,而訊號F〇、F1、F3〜F5則轉為邏 輯0 ’第二編碼電路319將輸出數值為2之時脈訊號區段值 CLKP。另外,假設資料訊號DATAX如第5圖所示地,其位準 轉換發生於轉換區段R0,請參考第3圖,此時訊號E〇將轉 為邏輯1 ’訊號E1〜E5則轉為邏輯0,而第一編碼電路3〇9將 輸出數值為〇之資料訊號區段值DATAP。 請同時參考第4圖及第5圖,當數值為〇之資料訊號區 段值DATAP與數值為2之時脈訊號區段值CLKP輸入至第4圖 之最佳相位編碼器2 1 6之後,減法器4 0 2將輸出數值為 〇一2 = -2之差值DF。此時,差值為-2的涵意為,資料訊號 DATAX係超前時脈訊號CLKX約2*60度,所以,必須將時脈 訊號CLKX之相位往前移約2*60度,以使時脈訊號CLKX之相 位與資料訊號DATAX之相位接近。接著,加法器4 0 4將數值 為5之相位編號值c U R P加上數值為-2之差值D f後,得到數 值為3之選擇訊號PSEL。當相位選擇器212接收到數值為3 之選擇說號PSEL之後,其將選擇相位時脈訊號p3以得到校
第15頁 527779
dTt Πα LT ΚΑ Ϊ之Ϊ Γΐ ΐ因此*改變成接近於資料訊號 DATA或DAT ΑΧ。本發明最大優點是,不 時脈訊號CLKX之間究竟延遲了多少日卑 相位守脈訊號Ρ至 明之…路的電路架構遲1:;;。均 取得貧料訊號DATΑΧ相對於時脈訊號CLU'
:ί ΓΒ; , ; in ^DF ^ ^ ^ Λ a J
來調整】色,源頭,亦'即是基礎時脈訊號pcLK之 相位。不官從相位時脈訊號P至基礎時脈訊號%“之間, 基礎時脈訊號PCLK至時脈訊號CLK之間的延遲時間究竟是 多少,均將忠實地反映於時脈訊號“^的相位上,直接與 資料訊號DATAX做比較。茲以第5圖之訊號為例來比較之, 對於初始狀態下,均選擇相位時脈訊號?5的情況而言,若 將鎖相迴路2⑽從相位時脈訊號p至時脈訊號CL〇的延遲時 間拉長,則校正過後,相位選擇器212自然會選擇相位較 相位時脈訊號P 3更超前之相位時脈訊號p (例如是? 2 ),來 補傷電路所造成的延遲時間;若將鎖相迴路2 〇 〇從相位時 脈讯號P至時脈訊號CLKX的延遲時間縮短,則校正過後, 相位選擇器2 1 2自然會選擇相位較相位時脈訊號p 3落後之 相位時脈訊號P (例如是p 4 )’來補償電路所造成的延遲時 間。不管從相位時脈訊號P至基礎時脈訊號pCLK,甚至是 到日令脈Λ號C L K X之間的電路元件的延遲時間如何改變,均 可使用第2圖之直接將資料訊號DΑΤΑχ與時脈訊號CLKX同時 輸入至轉換偵測器2 1 8的電路架構,來使得資料訊號Dat AX 與時脈訊號CLKX之相位差縮小。但是,於第1圖之傳統的
第17頁 527779 五、發明說明(15) 鎖相迴路1 0 0中,當相位時脈訊號p至時脈訊號c L κ χ間之電 路元件的延遲時間改變的時候,必須同時改變第一延遲軍 元120與第一延遲單元122的延遲時間,對於電路設計者而 言,疋一項繁複且耗時的工作。與傳統作法相較,本發明 係具有電路容易設計’且不必因為電路元件之延遲時間改 變而改變原來之電路架構的優點,本發明因為不需使用到 多個第一延遲單元120與第二延遲單元122,所以更可以有 效地避免傳統作法之相位間隔不同的情形,並且提高鎖相 迴路之操作速度與解析度,特別適用於高頻訊號之處理。 在第2圖中,若要使用高頻之時脈訊號CLK,則可將鎖 相迴路2 00中之邏輯電路單元2 14去掉。而除去反相器 2 0 2 ( 1 )與2 0 2 ( 2 )以及反相器2 0 3 ( 1 )與2〇3(2)之鎖相迴路亦 了適用於本發明。當去掉反相器2〇2(1)與2〇2(2)以及反相 器2^3 ( 1 )與2 0 3 ( 2 )時,則僅需直接將資料訊號DATA與時脈 广號CLK輸夕至轉換偵測器218即可。在本實施例中,雖以
】2 f 3 ·出上升脈波訊號UP與下降脈波訊號DN 206為例做說明,然而本發明並不在此限。 之相位’差裔亦一可直接严據資料訊號DATA與時脈訊號CLK 脈波H ftUP 2 :偵測器輸出訊號(例如可以是包括上升 來產ίίΐΪν 波訊號DN之訊號)至迴路濾波器—, 度,可依所$ + μ t ^ + /'彼此間的相位差亦不限於6 0 數。了依所两之解析度來決定所要之相位時脈訊號1>之個
527779 圖式簡單說明 【圖式之簡單說明】 第1圖繪示乃傳 第2圖繪示依照 之電路方塊圖。 第3圖繪示乃第 電路方塊圖。 第4圖繪示乃第 第5圖繪示乃第 第6圖繪示乃本 之電路方塊圖。 路 迴 相 鎖 種 ο 1 圖的 塊例 方施 之實 路一 迴第 相一 鎖明 之發 統本 的 例 1 之 器 測 偵 換 轉 之 路 迴 相 鎖 之 圖 圖 。 塊圖 方形 路波 電號 之訊 器關 馬目 石' 才 位路 相迴 佳相 最鎖 之之 圖圖 路 迴 相 鎖 \iQul 種 1 的 例 施 實 二 第 1 之 明 發 【圖式標號說明】 100、200 :鎖相迴路 102、103、124、125、202、203 :反相器 1 0 4、2 0 4、6 0 4 :相位偵測器 1 0 6、2 0 6 :充電幫浦 1 0 8、2 0 8、6 0 8 :迴路濾波器 110、210、610 :電壓控制振盪器及多相位產生器 112、212、612 :相位選擇器 114、214 :邏輯電路單元 1 1 6、2 1 6 ··最佳相位編碼器 1 1 8、2 1 8 :轉換偵測器 1 20 :第一延遲單元 122 :第二延遲單元
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527779 圖式簡單說明 3 0 0 3 0 1 3 0 2 308 3 0 9 3 19 402 404 6 14 第一轉換偵測電路 第二轉換偵測電路 304 、 312 、 314 :正反器 3 1 8 :互斥或閘 第一編碼電路 第二編碼電路 減法器 加法器 最佳相位決定單元
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Claims (1)
- 527779 六、申請專利範圍 1· 一種鎖相迴路(Phase Lock Loop, PLL),係接收一 資料訊號並產生一時脈訊號,該鎖相迴路包括: 一相位债測器(P h a s e D e t e c t 〇 r ),係接收該資料訊號 與該時脈訊號,並根據該資料訊號與該時脈訊號之相位 差,輸出一偵測器輸出訊號; 一迴路濾波器(L ο 〇 p F i 1 t e r ),係根據該偵測器輸出 訊號產生一電壓值;一電壓控制振盈器(Voltage Controlled Oscillator, VC0)及多相位產生器(Multi-phase Generator),係產生N個頻率相同,相位不同之相位時脈 訊號,其中,該第i + 1個相位時脈訊號之相位係超前於該 第i個相位時脈訊號之相位,而該N個相位時脈訊號之頻率 係對應至該電壓值,0Si<N-l,N、i為整數;一轉換4貞測器(t r a n s i t i ο n d e t e c t 〇 r ),係接收該N個 相位時脈訊號、該資料訊號與該時脈訊號,並產生一資料 訊號區段值與一時脈訊號區段值,其中,相鄰最近之該第 i個相位時脈訊號之位準轉換與該第i + 1個相位時脈訊號之 位準轉換之間係為第i個轉換區段(t r a n s i t i ο n r e g i ◦ η ), 該資料訊號區段值係為該資料訊號產生位準轉換時所對應 之一第X個轉換區段,而該時脈訊號區段值則為該時脈訊 號產生位準轉換時所對應之第Υ個轉換區段,0 $ X,Υ <Ν-1 ,X、Υ為整數; 一最佳相位解碼器,係根據該資料訊號區段值與該時 脈訊號區段值產生一選擇訊號,該選擇訊號係對應至一 X第23頁 527779 六、申請專利範圍 與γ之差值;以及 一相位選擇器,係根據該選擇訊號,選擇該N個相位 時脈訊號之一輸出,其中,該時脈訊號係對應至所選擇之 該N個相位時脈訊號之一。 2 . 如申請專利範圍第1項所述之鎖相迴路,其中該最 佳相位解碼器包括: 一減法器,用以將該X值與該Y值相減,以得到該X與Y 之差值;一加法器,用以將該X與Y之差值加上一相位編號值, 以得到該選擇訊號,其中,該相位編號值係對應至目前所 選擇之該N個相位時脈訊號之一。 3 · 如申請專利範圍第1項所述之鎖相迴路,其中,相 鄰之兩兩相位時脈訊號之相位差係為固定值,其等於3 6 0 度除以N。 4. 如申請專利範圍第1項所述之鎖相迴路,更包括一 充電幫浦,用以接收該偵測器輸出訊號,並根據該偵測器 輸出訊號輸出一充電電流至該迴路濾波器,該偵測器輸出 訊號包括一上升脈波訊號與一下降脈波訊號。5 . 如申請專利範圍第1項所述之鎖相迴路,更包括一 邏輯電路單元,係與該相位選擇器電性連接,用以接收該 N個相位時脈訊號之一,並產生該時脈訊號。 6 . —種鎖相迴路,係接收一資料訊號並產生一時脈訊 號,該鎖相迴路包括: 一相位偵測器,係接收該資料訊號與該時脈訊號,並第24頁 527779第26頁選擇器11 2相同’而第二延遲單元1 2 2之延遲時間係設計成 與邏輯電路單元114相同,且第一延遲單元12〇、第二延遲 單元1 2 2與反相器1 2 4和1 2 5的延遲時間之和將設計成等於 時段Td。將假延遲相位時脈訊號ρχο〜ρχ5與資料訊號 輸入至轉換偵測器11 8後,轉換偵測器丨丨8將偵測出相位與 資料訊號D A T A X最接近之假延遲相位時脈訊號p X 〇〜p X 5,並 輸出其所對應之時脈訊號區段值CLKP。最佳相位編碼器 Π 6將接收時脈訊號區段值CLKP,並轉換成選擇訊號PSEL 輸出至相位送擇器11 2中’以選擇最適合之相位時脈訊號 P0〜P5 ’來使得資料訊號DATAX與時脈訊號CLKX之相位最接 近0 然而,傳統作法的缺點是,由於I c製程中之製程飄移 (process variation)的問題,與電路佈局時之走線的路 控不同’將使得每組第一延遲單元12〇、第二延遲單元122 與反相1 2 4及1 2 5所具有的延遲時間不同。如此,假延遲 相位時脈訊號ΡΧ0〜PX5將會因此產生相位間隔(phase s p a c i n g)不同的情形。舉例來說,在理想狀況下,假延遲 相位日守脈訊號p X 〇與p X1的相位差應該是6 q度,若相位時脈 訊號P1所輸入之第一延遲單元120(1)、第二延遲單元 122(1)與反相器124(1)及125(1)所具有的延遲時間係大於 相位時脈訊號P0所輸入之第一延遲單元120(0)、第二延遲 單元122(0)與反相器124(0)及124(0),則假延遲相位時脈 訊號P X 0與P X1的相位差將大於6 0度。如此,假延遲相位時 脈说號P X 0〜P X 5彼此間的相位差將會不相等,而導致相位TW0457(021119)CRF.ptc 頁 527779 案號 90126329 曰 修正 五、發明說明(8) DATAX與一時脈訊號cLKX係同時輸入至相位偵測器(phase detector)204,用以偵測資料訊號DATAX與時脈訊號CLKX 的相位差(phase error),並輸出一上升脈波訊號UP與一 下降脈波訊號DN至一充電幫浦(charge pump)206。充電幫 浦2 0 6係根據上升脈波訊號up與下降脈波訊號DN的脈波寬 度(pulse width)輸出一充電電流iCp至一迴路濾波器 (loop f i lter) 2 08。迴路濾波器20 8係用以濾掉鎖相迴路 200中所產生之高頻成分,並輸出一電壓值v。其中,當資 料訊號DATAX與時脈訊號CLKX的相位差不為〇時,上升脈波 訊號UP與下降脈波訊號DN之脈波寬度將會相對應地改變' 並產生不同之充電電流丨cp,來對迴路濾波器2 〇 8中之一電 容進行充放電,以使電壓值V改變。 電壓值v係輸入至一電壓控制振盪器(v〇ltage Controlled Oscillator,vc〇)及多相位產生器 相 (Mult—i-phase Generat〇r)210t ,產生多個頻^率相同 相 位不同之相位時脈訊號,例如是相位時脈訊號〜 而 ,時=訊號P1之相位係落後於相位時脈訊號^之相位,币 位係落後於相位時脈訊號P1之相位, 餘者亦同,且彼此間之相位差為36〇/6 號P0〜P5之頻率係對應至電壓值v。 又。相位叶脈訊 具有-相位編號值,舉例來二目::相位時脈訊號係各 相位時脈訊號P0〜P5係輸入至相位 j ° 位選擇器212係根據一選擇擇。。212中,而相 、禪Λ說PSEL,來選擇相位時脈訊TW0457(021119)CRF.ptc 第11頁 527779號P0〜P5之一,作為其輸出之基礎時脈訊號pcLK。基礎時 脈訊號PCLK可經由一邏輯電路單元2 14的處理之後,即可 得到頻率較低的時脈訊號CLK。 y本發明的特色在於,資料訊號DATAX與時脈訊號CLKX 係同時輸入至轉換偵測器2 1 8中,轉換偵測器2丨8係將資料 訊號DATAX與時脈訊號CLKX分別與相位時脈訊號p〇〜p5的相 位進行比較之後,產生資料訊號區段值!^^?與時脈訊號 區段值CLKP,並將之輸出至最佳相位編碼器以^。其中, 不同相位時脈訊號P之兩個相鄰的位準轉換之間係定義為 一轉換區段(transition regi〇n)。資料訊號ΜΤΑχ與時脈 汛號CLKX分別與相位時脈訊號p〇〜p5比較的動作係於判斷 汛號之位準轉換位於哪一個轉換區段後進行。位準轉換可 以是訊號之正緣(rising edge)或是負緣(falHng edge )。茲將相鄰最近之相位時脈訊號p〇之位準轉換與相 位時脈訊號P1之位準轉換之間定義為轉換區段R〇 ;相鄰最 近之相位時脈訊號p 1之位準轉換與相位時脈訊號p 2之位準 轉換之間疋義為轉換區段r 1,依此類推。各個轉換區段係 對應至一個區段編號值,例如,轉換區段R〇之區段編號值 為0而轉換區段R1之區段編號值為1。其中,資料訊號區 段值DATAP係為資料訊號DATAX產生位準轉換時所在之轉換 區段R的區段編號值;時脈訊號區段值CLKp則為時脈訊號 CLKX產生位準轉換時所在之轉換區段r的區段編號值。 而最佳相位解碼器2 1 6則是根據資料訊號區段值datAP 與時脈訊號區段值CLKP產生一選擇訊號psEL。選擇訊號TW0457(021119)CRF.ptc 第12頁 527779 -- 案號90126329_所年/>月4曰 條正 五、發明說明(13) " " '—^—- 正過的基礎時脈訊號CRRCT一PCLK。其中,選擇訊號psEL等 於3的涵意係為,讓相位選擇器2丨2由原本選擇相位時脈訊 號P5 ’改變成相位時脈訊號P3,如此則可讓基礎時脈訊號 PCLK的相位向前移動2*60度。相對地,當基礎時脈訊號儿 PCLK的相位改變時,時脈訊號CLKX之相位亦會隨之改^。 雖然由於邏輯電路單元214之緣故,將使得基礎時脈訊1虎 PCLK與日守脈說號CLKX的相位改變量不同,但是時脈訊號 CLK之相位是必然會因此而前移的。 當令’校正過的基礎時脈訊係為將相位 時脈訊號P 3延遲相位選擇器2 1 2之延遲時間後的結果,其 波形係將如第5圖之所示。校正過的基礎時脈訊號 CRRCT —PCLK經過邏輯電路單元214及反相器203(1)及 2 03 ( 2 )之後’將得到校正過的時脈訊號⑶^。CLKX,如第 5圖所示,校正過的時脈訊號CRRCT —CL〇的位準轉換係發 生於轉換區段R0。此時,因為校正過的時脈訊號 CRRCT一CLKX與資料訊號DATAX之位準轉換均發生於轉換區 段R0 ’二者之相位差彳艮小,此時可使用校正過之時脈訊號 CRRCT一CLKX ’即可成功地對資料訊ΕΙ)ΑΤΑχ取樣,而完成 對資料A號DATA之解碼,又可以讓鎖相迴路2〇〇快速地進 入鎖相狀態。 號CLKX所對應之轉換區段,以產生二者之相位差所對應之 差值DF。然後,藉由此差值DF來改變所選擇之相位時脈第16頁 因為本發明係分別偵測出將資料訊號DATAX與時脈訊 527779 -----案號90126329 年/>月4-日 倏ι 五、發明說明(16) 弟實施例請參照第6圖,其所繪示乃本發明之一第二實施例的 一種鎖相迴路之電路方塊圖。由於第一實施例係以先摘測 出資料訊號DATAX與時脈訊號CLKX所對應之轉換區段,然 後由二者所對應之相異的轉換區段來得到校正過之基礎時 脈訊號PCLK。然而,本發明亦可採用另一種作法(第二實 施例)··先偵測出資料訊號DATA與時脈訊號CLK之相位差、, 再求出此相位差所對應的轉換區段之編號值的差值(其係 對應至上述之差值DF)。在第6圖中,相位偵測器6〇4係輸 出 憤測為輸出訊號PD一ou t,以控制迴路濾波器6 〇 8所輸 出,電壓值V。VC0及多相位產生器61〇所輸出之相位時脈 訊號PO〜P5係輸入至一最佳相位決定單元614,以產生一選 擇訊號fSEL,並輸出至相位選擇器612,以得到時脈訊號 CLK最佳相位決定單元614係同時接收資料訊號DATA與時 =訊號LCK,、並根據資料訊號!^以與時脈訊號CLK之相;|立差 知到此相位差所對應轉換區段的個數,例如是Μ個。由此 了知時脈訊號CLK應平移Μ個轉換區段的相位差。此時,將目位決定單元614中之差值叩設為Μ,選擇訊號psel則 ==為相位編號值CURP加上M之值。第二實施例的差值奵 ”法:與第-實施例不同,但第二實施例於最佳相位決 ^ ^ ^ 中所執行之差值DF與相位編號值CURP的加法運 异則是與第一實施例之加法器404同。 更進步而言,資料訊號DATA與時脈訊號CLK之相位527779 -案號 9012W2Q 五、發明說明(17) f亦可由,位偵測器6〇4所輸出之偵測器輸出訊號pD_〇ut 得到’可藉由將相位偵測器6〇4輸出之偵測器輸出訊號 PD_out直接輸入至最佳相位決定單元614,亦可得到 上述之Μ值。 【發明效果J 傳統ί ί』i二::::揭露之鎖相迴路可以有效地避免 之操作速度盘解h # 5的情形,並有效地提高鎖相迴路 綜上所述:i太特別適用於高頻訊號之處理。 然其並非用以限定發明已以一較佳實施例揭露如上, 本發明之精神和矿二月’任何熟習此技藝者,在不脫離 本發明之保護範^各祛當可作各種之更動與潤飾,因此 準。 圍田視後附之申請專利範圍所界定者為 TW0457(021119)CRF.ptc 第20頁 527779 六 修正 ———案號 9012632Q 曰 、申請專利範圍 — 資料訊號與該時 出矾銳; 1左輸出一偵測器輸 值;、°路濾波-係根據該偵測器輸出訊號產生一電壓 i為整數 相同器及多相位產生器,係產《個頻率 時脈訊ίϊ『目:;Γ立時脈訊號,其中,該第1+1個相位 而該Ν個广士超過於該第土個相位時脈訊號之相位, “恥1 ,Ν 訊號之頻率係對應至該電壓值,〇$ 並產:==定單元’係接收個相位時脈訊號, 吨於之/ "Γ擇虎,其中,相鄰最近之該第1個相位時脈 “為與該第1 + 1個相位時脈訊號之位準轉換之 號與嗲Β± ΒΙΛ固轉換區段(transition region),該資料訊 /、Μ可脈訊號之相位差係對應至Μ個轉換區段,該選擇 訊號係對應至該Μ值,〇$μ<ν,Μ為整數;以及 ^ 二相位選擇器,係根據該選擇訊號,選擇該Ν個相位 jr脈。孔说之一輸出,其中,該時脈訊號係對應至所選擇之 吕亥Ν個相位時脈訊號 ^ 7 ·如申請專利範圍第6項所述之鎖相迴路,其中,於 該最佳相位決定單元中,該選擇訊號係為將該Μ值加上一 相位編號值,其中,該相位編號值係對應至目前所選擇之 該Ν個相位時脈訊號之一。 8 ·如申請專利範圍第6項所述之鎖相迴路,其中,相 鄰之兩兩相位時脈訊號之相位差係為固定值,其等於3 6〇
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