TW523743B - Non-volatile memory - Google Patents

Description

523743 五、發明說明α) 發明之領域 本發明提供一種非揮發性記憶體，尤指一種將主記憶 體陣列與冗餘記憶體陣列合併的非揮發性記憶體。 背景說明 現代的非揮發性記憶體除了包含有傳統的主記憶體陣 列之外，也包含了所謂的冗餘記憶體陣列。冗餘記憶體陣 列具有與主記憶體陣列完全相同的結構，是用來代替主記 憶體陣列中被認定為失效之記憶單元。因此，經由如此設 計的非揮發性記憶體，在製造主記憶體陣列之記憶單元時 將可容許較大的製造缺陷，進而提升整個非揮發性記憶體 的產率及其可使用數量。 請參考圖一，圖一為習知的非揮發性記憶體1 0的方塊 圖。非揮發性記憶體1 0是製作於一半導體晶片的基底（未 顯示）上。非揮發性記憶體1 0包含有一週邊電路區2 0及一 記憶體陣列區5 0。記憶體陣列區5 0包含有一主記憶體陣列 6 0以及一冗餘記憶體陣列8 0。週邊電路區2 0包含有一位址 緩衝器2 2、一可位址化的記憶單元2 4，用來儲存主記憶體 陣列6 0中之失效記憶單元的位址資料、一主記憶體陣列接 地線解碼器2 6，電連接於主記憶體陣列6 0之複數條接地線 GL、一主記憶體陣列位元線解碼器2 7、一冗餘記憶體陣列

523743 五、發明說明（2) 接地線解碼器2 8，電連接於冗餘記憶體陣列8 0之複數條接 地線RGL，以及一冗餘記憶體陣列位元線解碼器2 9。其 中，各位元線BL、RBL係分別電連接於一傳輸電晶體，而 主記憶體陣列位元線解碼器27係電連接傳輸電晶體（pass t r a n s i s t 〇 r )之閘極，冗餘記憶體陣列位元線解碼器2 9亦 電連接傳輸電晶體之閘極，使得各位元線BL、RBL可電連 接於資料線（d a t a 1 i n e )。 藝 請參考圖二AA圖二B，圖二A為習知非揮發性記憶體 1 0之記憶體陣列區5 0的結構示意圖，圖二B為習知非揮發 性記憶體1 0的記憶體陣列區5 0的電路示意圖。非揮發性記 憶體1 0是設於一半導體晶片4 0之基底4 2上。記憶體陣列區 5 0包含有一主記憶體陣列6 0、一冗餘記憶體陣列8 0、一場 氧化層（f i e 1 d ο X i d e ) 7 0設於主記憶體陣列6 0與冗餘記憶 體陣列8 0之間，用來隔離主記憶體陣列6 0與冗餘記憶體陣 列8 0、以及二個虛記憶體（d u m m y m e m 〇 r y ) 7 2設於場氧化層 7 0的兩側，用來隔離製程中場氧化層7 0對主記憶體陣列6 Ο 與冗餘記憶體陣列8 0造成的影響。 主記憶體陣列6 0包含有Μ條位元線BL!〜BLm、M + 1條接地 線GL pGLmh、以及複數個記憶胞。每一記憶胞均包含有一 源極區5 4與一汲極區5 6，形成於半導體晶片4 0之基底4 2 内，以及一閘極58設於基底42之上。每一接地線GL分別電 連接於主記憶體陣列6 0内之一預定數目個記憶胞之源極區

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五、發明說明（3) 54，而每一位元線BL則分別電連接於主記憶體陣列6 〇内 一預定數目個記憶胞之汲極區5 6。在Μ + 1條接地線中，之 G L 2〜G L Μ可用來操作兩旁的記憶胞，即接地線g l〜g L暴士 田兩

旁的記憶胞共用的，而接地線GL及GLM+則只能用來操作w 邊的記憶胞。另外，BL !〜BLM可用來操作兩旁的記憶胞，f 位元線BL rBL是由兩旁的記憶胞共用的。 P m 冗餘記憶體陣列80包含有N條位元線rbl^RBLn、N+1條 接地線RGL rRGL N+1、以及複數個記憶胞。每一記憶胞均包' 含有一源極區5 4與一；：及極區5 6，形成於半導體晶片4 〇之芙 底42内，以及一閘極58設於基底42之上。每一接地線rg〔 分別電連接於冗餘記憶體陣列8 〇内之一預定數目個記 體陣列80内之一預定數目個記憶胞之汲極區56。在n+i條 H !GL2〜RGL’用來操作兩旁的記憶胞’即接地線 ；^，^^rgl^rgln+1 作兩旁的記愔的ί的思胞。另外，RBL1〜rbln可用來操 共用。 心已’ P位疋線RBLi〜RBL是由兩旁的記憶胞所 如圖一 B戶斤示，欲斟非加 進行操作時，須先定址垃^揮發性記憶體10中之記憶胞M2 WIm，以分別控制記憶胞^線GL2、位元線BL#及字組線 58,使記憶胞M2得以^進行f極56、汲極54以及閘極 订餘作。位址緩衝器2 2會分別傳送

523743 發明說明（4) 位址信號予可位址化記憶單元 列 主 定 該 來 似 碼器26、主記憶體陣列位元、，記憶體陣列接地線 接地線解碼器28以及冗餘記情 ==2 7、冗餘記憶體陣 記憶體陣列接地線解碼器26脅;-^位兀線解碼器29。 址该接地線2。主記情體陸 〜位址化號解碼，以 位址信號解碼，以驅列位f線解碼器27會根據 定址位元線BL〗。同理，字袓線0二亡傳輸閘（pass gate：) 。 子組線WL定址的方法也相類 如果傳送的位址信號與儲存在可位址化-二位址相符時’可位址化的記憶單元24將會m :二 ；I ΐ ^：；： 緩衝器22所傳來之位址以::接= 據位址緩衝器22所傳來之位址信號解碼，；根 on)各傳輸閘（pass gate殊定址一冗餘位元線。 由於在習知的非揮發性記憶體10之記憶體陣列區5〇 中’主要是利用設置於主記憶體陣列60與冗餘陣 8〇之間的場氧化層70以及場氧化層70兩側的$虛& $ 5 ~ 72 ’來隔絕主記憶體陣列60與冗餘記憶體陣列^〇°。而場 氧化層70以及這些無法儲存資料的虛記憶體以合辦^記憒 體陣列區50的佈局面積，因此當半導體製程的^尺寸^ 523743 五、發明說明（5) 繼縮小時，如何消除場氧化層7 0及虛記憶體7 2所佔用的佈 局面積以增加記憶體陣列區之佈局面積的使用效率為一相 當重要的課題。 發明概述 本發明之主要目的在於提供一種將主記憶陣列與冗餘 記憶陣列合併的非揮發性記憶體，以解決習知技術所產生 的問題。 本 憶體陣 直接連 發性記 array 列區均 接地線 用的汲 與該主 目個記 記憶體 憶胞之 發明係提供 列之間的場 接於冗餘記 憶體係具有 structure: 各包含有複 。其中每一 極區形成於 記憶體陣列 憶胞之汲極 陣列區或該 源極區相互 一種去除隔絕於主記憶體陣列與冗餘記 氧化層以及虛記憶體，使主記憶體陣列 憶體陣列的非揮發性記憶體，且該非揮 虛接地陣列結構（v i r t u a 1 g r 〇 u n d I。該主記憶體陣列區與該冗餘記憶體陣 數個記憶胞、複數條位元線以及複數條 記憶胞皆包含有一共用的源極區與一共 一半導體晶片之基底内。每一位元線係 區或該冗餘記憶體陣列區内之一預定數 區相互電連接，而每一接地線則係與該 冗餘記憶體陣列區内之一預定數目個記 電連接。 本發明之非揮發性記憶體可經由控制主記憶體陣列解

第10頁 523743 五、發明說明（6) 碼器以及冗餘記憶體陣列解碼器，使得主記憶體陣列與冗 餘記憶體陣列能經由一共用源極/汲極而直接相鄰。也就 是說，該主記憶體陣列區之邊界的接地線（或位元線）與該 冗餘記憶體陣列區之邊界的接地線（或位元線）即可合併成 一條共用接地線（或位元線）而與該共用源極/汲極相電連 接，故該主記憶體陣列區係直接相鄰接於該冗餘記憶體陣 、 列區。 由於本發明之非揮發性記憶體係經由控制主記憶體陣 列解碼器及冗餘記憶體陣列解碼器，使得主記憶體陣列與 、 冗餘記憶體陣列能直接相鄰接。因此本發明不需要場氧化 層及虛記憶體來將主記憶體陣列與冗餘記憶體陣列隔離， 故能減少記憶體陣列區的佈局面積。 發明之詳細說明 請參考圖三，圖三為本發明之非揮發性記憶體11 0的 部份方塊圖。非揮發性記憶體1 1 0包含有一週邊電路區1 2 0 及一記憶體陣列區1 5 0，其中位元線之相關部份未顯示於 圖三中。記憶體陣列區1 5 0包含有一主記憶體陣列1 6 0及一 冗餘記憶體陣列1 7 0。週邊電路區1 2 0包含有一位址緩衝器 1 2 2、一可位址化的記憶單元1 2 4，用來儲存主記憶體陣列 — 1 6 0中之失效記憶單元的位址資料、一接地線解碼器1 3 0， — 電連接於主記憶體陣列1 6 0之接地線G L、一冗餘接地線解

第11頁 523743 五、發明說明（7) 碼器1 4 0 ’電連接於冗餘記憶體陣列1 7 0之接地線RGL。 請參考圖四以及圖五，圖四為本發明之非揮發性記憶 體1 1 0之記憶體陣列區1 5 0的電路圖，圖五為本發明之非^ 發性記憶體Π 0的記憶體陣列區1 5 0的結構圖。非揮發性記 憶體1 1 〇是設於一半導體晶片1 8 0之基底1 8 2上。記憶體陣1 列區1 5 0包含有一主記憶體陣列1 6 〇以及一冗餘記憶體陣列 i7二。ίΪπ中丄主記憶體陣列1 6〇係直接相連接於冗餘記憶體 餘心情體陳引且主記憶體陣列I60之邊界的接地線GU+與冗 接地丨列170之邊界的接地線rgl是合併成一條共用 憶體陣列=\也就是說，設於主記憶體陣列區160與冗餘記 係為—此田° 7 0之交界處的該主源極區以及該冗餘源極區 、用摻雜區。

地線Gim〜5體陣列160包含有麟位元線BLi〜BLm、M + 1條接 —源極區】SM+1、以及複數個記憶胞。每一記憶胞均包含有 底182内，4與一汲極區186形成於—半導體晶片180之基 為—控制門^及一閘極1 88設於基底1 82之上，而閘極1 88可 於主記憶^ ΐ或一浮接閘極。每一接地線GL均分別電連接 184,而每體陣列_ 160内之一預定數目個記憶胞之源極區 之—預定叙位元線以則分別電連接於主記憶體陣列1 60内 吖2〜glm可田目個記憶胞之汲極區I86。在M + 1條接地線中， 是由兩旁1的用來操作設於兩旁的記憶胞，即接地線GL2〜GL· 的記憶胞共用的，而接地線GLl，因在主記憶體N

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五、發明說明（8) 陣列1 6 0的最邊緣，故只能用來操作單邊的記憶胞

冗餘記憶體陣列170包含有N條位元線RBLi〜RBLN、N +丨 條接地線RGL广RGL N+1、以及複數個記憶胞。每一記憶胞均 包含有一源極區1 8 4及一沒極區1 8 6形成於半導體晶片1衫0 之基底1 8 2内，以及一閘極1 8 8設於基底1 8 2之上。每一接 地線RGL均分別電連接於冗餘記憶體陣列1 70内之一預定數 目個記憶胞之源極區1 84，而每一位元線RBL則分別電連接 於冗餘記憶體陣列1 7 0内之一預定數目個記憶胞之汲極區 186。在N+1條接地線中，RGLrRGLN可用來操作兩旁的記憶 胞’即接地線RG〜RGL#：由兩旁的記憶胞共用的，而接地 線RGLN+1，因在冗餘記憶體陣列1 70的最邊緣，故只能用來 操作單邊的記憶胞。 請參考圖六A，圖六A為本發明之接地線解碼器丨3 〇，及 冗餘接地線解碼器1 4 0 ’之一實施例的邏輯電路圖。接地線 解碼器1 3 0 ’包含有M+ 1個副解碼器 、 (subdecoder ) 1 3 1 η’〜1 3 1 _M+1’，每 _ 個副解碼器（3 i ’ 係分別 對應於主記體陣列1 6 0的一條接地線G L，。除了副解碼器 1 3 1 M’及1 3 1 _M+1’之外，每一個副解碼器i 3 j 2，〜i 3 i m，均包含 有二個三輸入NAND閘，用來接收位址信號、一個二輸入的 NAND閘，其二輸入端分別電連接於二個三輸入NAND閘的輸 出端，以及一個反向器，其輪入端電連接於NANC^的輸出 端。而對應於接地線glm+1’的副解碼器131 “則包含有一

523743 五、發明說明（9) 〜^- 個三輸入的NAND閘132,用來接收位址信號、一個二輸入 的MAND閘133以及一反向器134,其中133的一輸入 端電連接於NAND閘132的輸出端，而另一輸入端則電連 於信號傳輸線1 3 6 ’。 冗餘接地線解碼器1 4 0 ’則包含有N +丨個副碼器 1 4 1 M〜1 4 1 _N+1，每一個副解碼器丨4丨，對應於冗餘記憶體 列170的一條接地線RGL，。除了副解碼器RGLi，及RGL “之 =，每一個副解碼器141_2，〜1417均包含有二個四輸入 = AND閘，用來接收位址信號以及相符信號、一個二輸入的 AND閘’其二輸入端分別電連接於二個四輸入NAND閘的輪 =端，以及一個反向器，其輸入端電連接於NAND閘的輸出 。而對應於接地線RGL’ 1的副解碼器141 ^，包含有一個四 j入的N A N D閘1 4 2 ’用來接收位址信號及相符信號、一個 :輪入的NAND閘1 43以及一個反向器1 44，其中NAND閘1 43 則輸入端電連接於N A N D閘1 4 2的輸出端，而另一輸出端 電連接於信號傳輸線1 3 8，。

〜信號傳輸線1 3 6 ’的兩端分別電連接於副解碼器丨3丨_m+i 輪〜輸入NAND閘13 3的一個輸入端以及副解碼器ι41】，之四 = NAND閘142的輸出端。而信號傳輸線138，的兩端則分 嘴電連接於副解碼器141 M，的二輸入ΝΑΝΕ^ η3的一個輸入 以及副解碼器131 ，之三輸入NAND閘132的輸出端。

第14頁 j^743 五、發明說明（10) 對非揮發性記情辦1 1 〇、枉/ 一 分別傳送一位址作订插作時，位址缓衝器122會 記憶單元124。接線解碼器13〇,以及矸位址化的 信號傳ί i ，碼器130,會根據該位址信號以及 化的記憶單元丨24的位址;;位址信號與儲存在可位址 將產生一相符信號，址化的記憶^元1 24 14〇,會根據該位址信號以2 二仔冗餘接地線解碼器 17Η /Λ；, 138，^if * 干N i ίυ中適當的接地線RGL，。 舉例來說，當接地绫經民 GLc，時，副解碼器1311解;馬^ 3〇^驅動共用接地線 解碼器1 3 0，的副解碼哭i 3丨别， ^被選擇，透過接地線 動信號予冗餘接地線;巧‘號傳輸線138’傳輪一互 碼器m :的輸出RGL以i:的，器14卜’使副解 及141-/都被選擇（即等電位輸出吏仵田彳解^瑪^ 131侧’以 解碼器1 4 0，欲驅動共用接地绫Γ ±之，§冗餘接地線 輸出⑽，被選擇，透4=2::?/副解碼器“以 141_丨，之信號傳輸線136，傳輸!_互動^4〇H解碼器时 130’的副解碼器、131_M+1，，使副解碼器1Yf 二解^裔， 亦被選擇，使得副解碼器！ 3彳，,1的輸出glm" 電位輸出）。 131，以及14i_】，都被選擇（即等 請參考圖六B，圖六b為本發明之接地線解碼器13〇，， 523743 五、發明說明（11) ^餘:妾J線解碼器140，，之另一實施例的邏輯電路圖。 t貫施例與圖六撕述之實施例的主要不同之處在於··對 應於接地線GL，，M+1 的副解碼器131 _叫，，係包含有一個三輸 入的fAND閘132，用來接收位址信號、一反向器134、以及 一二態輸出反向器135。其中反向器134的一輸入端電連接 =二AND閘13=的輸出端，三態輸出反向器135的一輸入端電 山於反向為1 3 4的輸出端，而三態輸出反向器1 3 5的控制 端則電連接於信號傳輸線1 3 6，，。 m 田丨J解碼杰1 4 1 Μ包含有一個四輸入的ν a⑽閘1 4 2，用 來接收位址信號及相符信號、一反向器i 44、以及一三態

$出反向為145，其中反向器η 4的一輸入端電連接於NAND 閘1 4 2的輸出端，三態輸出反向器i 4 5的一輸入端電連接於 反向器1 4 4的輸出端，而三態輸出反向器1 4 5的控制端則電 連接於信號傳輸線1 3 8，，。 信號傳輸線1 3 6 ’’的兩端分別電連接於副解碼器 1 3 1 _M+1’ ’的三態反向器i 3 5的控制端以及副解碼器丨4丨_1，，之 =輸入NAND閘142的輸出端。而信號傳輸線138，，的兩^則 ^另]電連接於田彳解碼器1 4 1 ’的反向器1 4 5的控制端以及 副解碼器131，1，，之三輸入“〇閘132的輸出端。 如圖/、A所述之操作程序一樣，對非揮發性記憶體1 1 〇 進行操作時，位址緩衝器1 22會分別傳送一位址信&予接

523743 五、發明說明（12) _ |地線解碼器130，，以及可位址化的 碼器130’’會根據該位址信號以;124。接，地線解 2碼，以選擇主圮憶陣列160中適當的接地 ，。/號 傳送的該位址信號與儲存在可位址化、，如果 ti目f時，可位址化的記憶h 124將產°生二相凡符J位 而该相符信號使得冗餘接地線解 二目2 2就， 信號以及信號傳輸線138，，之芦於1\14〇會根據该位址 |體陣列170中適當的接地線RGL‘.，、，以選擇几餘記憶 |時，解碼器/3°’，_共用接地線GU，， 解碼器130,，的副解M+碼S GL，M+1 :選擇，透過接地線 副解瑪的，解碼器⑷ 控共用接地線GLc，，’，亦即丄/接:f開路狀態而無法操 解碼器131 _M+1，，的輪出I ; /定用f ^線，c’，的電位是由副 器1 4 0 ’，欲驅動乒用 、 之，虽冗餘接地線解碼 出m,’’被選擇/'，=== f ’副解碼II 的輸 器1 30,，的副解碼哭Λ ，傳輸一互動信號予接地線解碼 GU丨，，形成輸出開:而’、f副，碼器131训’ ’的輸出 亦即共用接地線j，二位\法，$共用接地線GLc，’， 來決定。 、 疋由田彳解碼器141 _丨，，的輸出 第17頁 523743 五、發明說明（13) 因此，本發明是經由控制接地線解碼1 3 〇，/ 1 3 0，，及 ^接，線解碼器140’/140，，，使得主記憶體陣列16〇與 几餘f fe體陣列i 7 〇能直接相連。在上述的二實施例中， 主記憶體陣列1 60與冗餘記憶體陣列1 7〇是共用、一源極且形 成一共用接地線，並且利用接地線解碼器13〇, /13〇，，之俨 ，傳輸線1 38, / 1 38,，所傳來的互動信號來控制冗餘接地線 解碼态140’ /140,，，以及利用冗餘接地線解碼器 14〇’ /140’ ’之信號傳輸線1 3 6, / 1 3 6，，所傳來的^動信號來 控制接地線解碼器130，/130，，，使得各該電位能被^^的 施加於該共用接地線上。 一 除了經由共用一條接地線之外，亦可經由共用一條位 凡線而將主記憶體陣列1 6 〇與冗餘記憶體陣列1 7 〇直接相 ，。請參考圖七，圖七為本發明之非揮發性記憶體2丨〇的 部份方塊圖。非揮發性記憶體2 1 0包含有一週邊電路區2 2 〇 及一記憶體陣列區2 5 0，其中接地線之相關部份未顯示於 ，七中。記憶體陣列區2 5 0包含有一主記憶體陣列2 6 〇及一 冗餘記憶體陣列2 7 0。週邊電路區2 2 0包含有一位址緩衝器 2 2 2、一可位址化的記憶單元2 2 4，用來儲存主記憶體陣列 2 6 0中之失效記憶單元的位址資料、一位元線解碼器2 3 〇， 電連接於主記憶體陣列2 6 0之位元線B L、一冗餘位元線解 辱器24 0，電連接於冗餘記憶體陣列2 7 0之位元線rbl。 請參考圖八與圖九，圖八為本發明之非揮發性記憶體

第18頁 523743 五、發明說明（14) 2 1 0之記憶體陣列區2 5 〇的電路圖，圖九為本發明之非揮發 性兄憶體2 1 0的兄憶體陣列區2 5 〇的結構圖。非揮發性記憶 ，2 1 0是設於一半導體晶片2 8 0之基底2 8 2上。記憶體陣列 區2 5 0包含有一主記憶體陣列26 0以及一冗餘記憶體陣列 2 70。其中’主記憶體陣列2 6 0與冗餘記憶體陣列2 7 0直接 ，連接’而主土憶體陣列2 6 0之邊界的位元線bl M+與冗餘 冗憶體陣列2 7 0之邊界的位元線RBL是合併成一條共用位 元線BLc，亦即設於主記憶體陣列區2 6 0與冗餘記憶體陣列 區2 7 0之交界處的該主汲極區以及該冗餘汲極區係為一共 用換雜區。。 »

主記憶體陣列2 6 0包含有M+1條位元線叽广叽叫、騰接 地線G L广G L M、以及複數個記憶胞。每一記憶胞均包含有一 源極區2 8 6與一汲極區2 8 4形成於一半導體晶片2 8 0之基底 2 8 2内，以及一閘極2 8 8設於基底2 8 2之上。每一接地線GL 刀別電連接於主記憶體陣列2 6 0内之一預定數目個記憶胞 之源極區2 8 6，而每一位元線BL則分別電連接於主記情體 陣列2 6 0内之一預定數目個記憶胞之汲極區284。在M；^條 位元線中，BL2〜BLMJ用來操作設於兩旁的記憶胞，即位 疋線BL2〜BLM+是由兩旁的記憶胞共用的，而在主記 列2 6 0最邊緣的位元線BL1則只能用來操作單邊的\己·憶胞車 冗餘記憶體陣列270包含有N+1條位元線〜

條接地線RGL rRGLN、以及複數個記憶胞。夂 1 N+1、N 1 匕母一記憶胞均包

523743 五、發明說明（15) 含有一源極區2 8 6及一汲極區2 8 4形成於半導體晶片2 8 〇之 基底282内，以及一閘極288設於基底282之上。每一接地 線RGL分別電連接於冗餘記憶體陣列2 70内之一預定數目個 記憶胞之源極區28 6，而每一位元線RBL則分別電連接於冗 餘記憶體陣列2 7 0内之一預定數目個記憶胞之汲極區2 8 4。 在N+1條位元線中，RBLl〜RBLN可用來操作兩旁的記情胞， 即位元線RBLrRBL是由兩旁的記憶胞共用的，而1位…元線 RBLN+則只能用來操作單邊的記憶胞。 m 請參考圖十A，圖十A為本發明之位元線解碼哭23〇，及 冗餘位元線解碼器24 0,邏輯電路圖。位元線解碼;;23〇，包 含有M+1個副解碼器231m，〜231㈣，，每一副解碼器，分 於/二憶體陣列26/的一條位元線以，。除°了副解碼 态以^1及^231 -M+i之外，每一個副解碼器231 _2，〜231 _Μ，均包 有一個二輸入NAND閘，用來接收位址信號、一個— 其二輸…別電連接於二個；輸入 口汉门口口 具輸入端電連接於NAND閘 的輸出鳊。而對應於位元線BLm+i’的副解碼器231 含 有一個三輸入的NAND閘232,用來接收位址信號、一個二 23 3以及一反向器234,其中nan_ 233的: 輸入鈿鼠連接於NAND閘232的輸出端，而控制 於信號傳輸線236，。 狂市連接 冗餘位元線解碼器240’則包含有N + 1個副碼器

523743 五、發明說明（16) ，λ二副解碼器241，對應於冗餘記憶體陣列 2 7 0的條位兀線RBL 。除了副解碼器241 1，及241 ，之 外，每一個副解碼器241_2,〜241V均包含有二個四 NAND間，用來接收位址信號以及相符信號、一個二輸入的 IT閘以ί二Ϊ Ϊ : ?別電連接於二個四輪入NAND閘的輸 *對應於位元線RBLi，的副解瑪 i u #一 的NAN_ 242，用來接收位址信 …輸出端，而控制端則電連接：信ΐ 9 的二ΪίΙΙΙ 23 6’的兩端分別電連接於副解碼器23LΜ+1， 入ΝΑ 9閘233的一個輸入端及副解碼器241 -丨，之四輸 ★ ϋ ^ -Λ2的輸出端。而信號傳輸線238,的兩端則分別 的二輸入闺 1的“ι_Μ+1之二輸入NAN_ 2 3 2的輸出端。 八別ϊ ί發性ΐ憶體21G進行操作時，位址緩衝器2 2 2會 二單开位址-信號予位元線解碼器2 3 0,及可位址化的記 ^、登摆。位兀線解碼器2 3 0，會先將該位址信號解碼， 憶ΐ陣列2 6 0中適當的位元線儿。如果傳送的 符信^作的圮丨思單元2 2 4將產生一相符信號，而該相 ° 传几餘位兀線解碼器2 4 0，會根據該位址信號以及

第21頁 523743 五、發明說明（17) 號解碼，以選擇冗㈣ 餘位兀線解碼器24 0,的副解 *^。唬予几 m；,«# , ί以用Λ位輸出）。反之，當冗餘位元線解碼= 選ΐ透】Ϊ c ’ ？，副解碼器241 -’的輪出‘,，被 輸-互動信號予位元、二:器、以 , f3；，J ^ ^ 231 ^ blm+/^ ^ € # , ^ d解馬益23LM+1以及241h，都被選擇（即等電位輸出）。伃 2 3 π，7洛里明參考圖十B，圖十B為本發明之位元線解碼哭 圖。复ϋ餘位元線解碼器240’，之另一實施例的邏Ξ電; I有一 i ^應於位元線bLm+i，’的副解碼器231,，，則包含 C =二輸人的NAND閘23 2、一反向器2 34、以及一二各 <1 二2Γ5,其中三態輸出反向器23 5的控制端係；ίί 二口乃，36, ’。而對應於位元線祖丨，，的副解】二接 及相^!有一個四輸入的nand閘242，用來接收位址信 ，：t付唬、一反向器244、以及一三態輸出反向器 /、中反向器245的控制端則電連接於信號傳輪線 第22頁 523743

如圖六B所述之操作程序—揭，闫丄^， 在對非揮發性記憶體2 1 〇進行摔作: 晏露之實施例 分別傳送一位址信號予位元線解^ 址緩衝器222亦會 的V忤口口 - 。μ . ^ ,尺鮮碼為2 3 0以及可位址化 =圮早兀2 24。位兀線解碼器23〇，，會先 彳 及位址信號解碼，以選擇主記情陣列付仏號 dt , u、平夕J Z 6 0中適當的位元線 :的/傳送的，位址信號與儲存在可位址化的記憶單元 =的位址相符時，可位址化的記憶單元m將產生一相符 Φ ^ ^，而該相符信號使得冗餘位元線解碼器24〇, ’會根據 Μ =的記憶単兀2 24傳來的信號解碼，以選擇冗餘記 fe體陣列270中適當的位元線RBL，，。 在上述 解碼器 主記憶 是說， 極且形 /2 3 0 " 冗餘位 器 240, 來控制 的施加 元線 使得 也就 一汲 2 3 0, 控制 解碼 信號 正確 的圖十A、，B二實施例中，本發明是經由控制位 230 /230’’及冗餘位元線解碼器240’/240，，， 體陣列2 6 0與冗餘記憶體陣列27〇能直接相連。 主冗憶體陣列2 6 0與冗餘記憶體陣列2 7 〇是共用 成Ί f用位元線，並且利用位元線解碼器 之仏號傳輸線2 3 8 ’/ 2 3 8 ’，所傳來的互動信號來 兀線解，碼器24 0, / 24 0,，，以及利用冗餘位元線 / 2 j 0之信號傳輸線2 3 6，/ 2 3 6，，所傳來的互動 位元線解碼器2 3 0, /230，，，使得各該電位能被 於該共用位元線上。

523743 五、發明說明（19) 相較於習知的非揮發性記憶體，由於主記憶體陣列與 冗餘記憶體陣列之間設置了場氧化層以及虛記憶體，浪費 了佈局面積，而本發明則經由控制主記憶體陣列解碼器及 冗餘記憶體陣列解碼器，使得主記憶體陣列與冗餘記憶體 陣列能直接相連，不需要場氧化層及虛記憶體來將主記憶 體陣列與冗餘記憶體陣列隔離，故能減少記憶體陣列區的 、 佈局面積，且本發明之非揮發性記憶體係為一係具有虛接 地陣列結構的非揮發性記憶體。 以上所述僅本發明之較佳實施例，凡依本發明申請專 利範圍所做之均等變化與修飾，皆應屬本發明專利之涵蓋 ¥ 範圍。

第24頁 523743 圖式簡單說明 圖示之簡單說明 tlltalllil 意 示

構 結 的 區 列 ο 」ΓΜ 圖 . 塊體 意 方己 泠I ¥之 體 隐體 己憶 言己 f±tl 'tt 發； 軍發 卜揮 ^ br 之a 口决 决習 習 為 為A 路 電 的 區 列 1·^ 體 憶 己 古口 的 體 憶 記 性 發 ί # LFr 知 習 為 Β 二。 圖圖 意 示 電 的 。區 圖列 塊陣 方體 份憶 部記 的的 體體 隱隱 己己 -5^\D 性性 發發 c>mlr>-L utf kr Trv^ 之之 明明 發發 本本 為為 三四 圖圖 圖 路 結 的 區 列 .•ml 體 憶 記 的 體 憶 記 性 發 C»L 拆 br 之 明 發 本 為 五 圖 w-^i 圖 構 之 器 碼 解 線 地 接 餘 冗 及 器 碼 解 線 ο 地Γ-Τ 接圖 之路 電 明 ‘輯 發|> 本邏 b的 S - A 仓 六施 圖實 器 碼 解 線 地 接 餘 冗 及 器 碼 解 線 也圖 i 各 -電 之輯 月 ！ I邏 發的 本f 為合 B施 六實圖一 另 之 電 的 。區 圖列 塊陣 方體 份憶 部記 的的 體體 意意 己己 ->0士0 性性 發發 C>?1c»fyll kr br TTV' 之之 明明 發發 本本 為為 七八 圖圖 圖 路 結 的 區 列 體 意 記 的 體 憶 己 古口 性 發 # UHT 之 明 發 本 為 九 圖 圖 構 器 器 解 解 線 線 元 元 位 位 餘 餘 冗 冗 及 及 器 器 解 解 線 線 元 元 位 位 之 之 明 明 發 發 本。本 為 為 Α 圖Β 十路十 圖電圖 輯 邏 第25頁 523743 圖式簡單說明 之另一實施例的邏輯電路圖 圖示之符號說明 10 20 22 24 26 27 28 29 50 60 70 72 80 BL> 110 120 122 124 130 230

RBL 130 230 130 230 非揮 週邊 位址 可位 主記 i I己 冗餘 冗餘 記憶 主記 場氧 虛記 冗餘 位元 非揮 週邊 位址 可位 接地 位元 發性記憶體 電路區 緩衝器 址化記憶體單元 憶體陣列接地線解碼器 憶體陣列位元線解碼器 記憶體陣列接地線解碼器 記憶體陣列位元線解碼器 體陣列區 憶體陣列 化層 憶體 記憶體陣列G L、R G L接地線 線 發性記憶體 電路區 緩衝器 址化記憶體單元 線解碼器 線解碼器 9

第26頁 523743 圖式簡單說明 141’ ’、 231’ 242、 243 NAND閘 131’、141’、231’、241’、131" 2 4 Γ ’ 副解碼器 132、 133、 142、 143、 232、 233、 134、 144、 234、 244 反向器

135〜 145、 235、 245 三 態 ΨηΊ 出 反 向 器 140、 140,、 140, ’ 冗 餘 接 地 線 解 碼 器 240、 24 0,、 24 0,， 冗 餘 位 元 線 解 石馬 器 136' 138^ 136、 138、 136, 9 Λ .] • 38,， 信號 2 3 6, 、2 3 8, 、2 3 6, 、238,， 信號 150 1己 憶 體 陣 列 區 160 主 記 憶 體 陣 列 170 冗 餘 記 憶 體 陣 列 180 半 導 體 晶 片 182 基 底 184 源 極 186 汲 極 188 閘 極 210 非 揮 發 性 記 憶 體 220 週 邊 電 路 區 222 位 址 緩 衝 器 224 可 位 址 化 記 憶 體 ΌΌ 一 早兀 230 位 元 線 解 碼 器 232 冗 餘 位 元 線 解 碼 器 2 36 > 238 信 號 傳 m 線 第27頁 523743

第28頁

Claims (1)

1. 523743 六、申請專利範圍 1 · 一種係設於一半導體晶片之基底上的非揮發性記憶 體，該非揮發性記憶體包含有： 一主記憶體陣列區（main memory array)，且該主記 憶體陣列區包含有： 至少一主記憶胞（m e m 〇 r y cell)，且該主記憶胞包含 有一主源極區（source)與一主没極區（drain )設於該半導 體晶片之基底内； 至少一主位元線（b i t 1 i n e s )，且該主位元線係電連 接於該主記憶胞之該主 >及極區， m 至少一主接地線（g r 〇 u n d 1 i n e s )，且該主接地線係電 連接於該主記憶胞之該主源極區； 一直接相連接於該主記憶體陣列區之冗餘記憶體陣列 區（redundancy memory array)，且該冗餘記憶體陣列區 包含有： 至少一冗餘記憶胞，且該冗餘記憶胞包含有一冗餘源 極區與一冗餘汲極區設於該半導體晶片之基底内； 至少一冗餘位元線，且該冗餘位元線係與該冗餘記憶 胞之該冗餘汲極區相互電連接； 至少一冗餘接地線，且該冗餘接地線係與該冗餘記憶 胞之該冗餘源極區相互電連接；以及 一共用源極區，用來當作該主記憶體陣列區與該冗餘 記憶體陣列區之交界處的該主源極區以及該冗餘源極區。 2. 如申請專利範圍第1項之非揮發性記憶體，其中該非

   第29頁 523743 六、申請專利範圍 揮發性記憶體另包含有一週邊電路區，且該週邊電路區包 含有： 主5己憶體接地線解碼器（m a i n m e m 〇 r y g r 〇 u n d 1 i n e decoder ) ’電連接於該主記憶體陣列區之該主接地線； 几餘。己丨思體接地線解碼器、（r e d u n d a n c y ^ e m 〇 r y g r 〇 u n d line decoder)’電連接於該冗餘記憶體陣列區之該冗餘 接地線；以及 一 k號傳輸線’且各該信號傳輸線的兩端係分別電連 f於该主圮憶體接地線解碼器與該冗餘記憶體接地線解碼 3. 用源 解碼 經由 解碼 與該 態； 線時 線來 用接 解碼 如申 極區 器定 該一 器， 冗餘 反之 ，該 傳輸 地線 器間 請專利 係電連 址該共 信號傳 以決定 記憶體 ，當該 冗餘記 一信號 之電位 之電性 视圍第 接於一 用接地 輸線來 該共用 接地線 冗餘記 憶體接 予該主 ’並使 連接形 2項之非揮發性記憶體 共用接地線，當該主記 線時，該主記憶體接地 傳輸一信號予該冗餘記 接地線之電位，並使該 解碼器間之電性連接形 憶體接地線解碼器定址 地線解碼器會經由該另 5己fe、體接地線解碼器， 該共用接地線與該主記 成開路狀態。 憶體接地 線解碼器 憶體接地 共用接地 成開路狀 該共用接 一信號傳 以決定該 憶體接地

   4.如申請專利範圍第3項之非揮發性記憶體，其中該3

   523743 々、申請專利，範圍 記億體接地線 為包含有一用 向器以及一個 接於該三輸入 端則係電連接 地線之副解碼 體接地線解碼 解碼器中 來接收位 二態反向 之NAND閘 於該冗餘 器之四輸 器中連接 含有一用來接收位址信 閘、一個反向器以及一 端係電連接於 器之控制端則 接於該共用接 5. 用源 解碼 經由 解碼 選擇 器定 由該 器， 呈等 如申 極區 器定 該一 器， 而呈 址該 一信 使得 電位 請專 係電 址該 信號 使得 等電 共用 號傳 連接 輸出 該四輸入 係電連接 地線之副 利範圍第 連接於一 共用接地 傳輸線來 電連接到 位輸出； 接地線時 輸線來傳 到該共用 電連接至該 址信號之三 器，且該反 的輸出端， 接地線解碼 入NAND閘的 至該共用接 號以及相符 個三態反向 之NAND閘的 於該主記憶 解碼器的 共用 輸入 向器 而該 器中 輸出 地線 信號 器， 輸出 體接 輸入 接地線之 的NAND閘 的一輪入 二恶反向 電連接於 端；而該 之該副解 之四輸入 且該反向 端，而該 地線解碼 nand閘的 該副解碼 、一個反 端係電連 器之控制 該共用接 冗餘記憶 碼器則包 的 NAND 器之輸入 三態反向 器中電連 輸出端。 Φ 2項之非揮發性記憶體 共用接地線，當該主記 線時，該主記憶體接地 傳輸一信號予該冗餘記 该共用接地線之各該副 反之，當該冗餘記憶體 ’該冗餘記憶體接地線 輪一信號予該主記憶體 接地線之各該副解碼器 其中該共 憶體接地線 線解碼器會 憶體接地線 解碼器都被 接地線解碼 解碼器會經 接地線解碼 都被選擇而

   523743 六、申請專利範圍 6 . 如申請專利範圍 記憶體接地線解碼器 包含有一用來接收位 入的NAND閘以及一反 係電連接於該三輸入 閘的另一輸入端則係 於該共用接地線之副 該冗餘記憶體接地線 解碼器則包含有一用 入的NAND閘、一個二 二輸入NAND閘的一輸 輸出端，而該二輸入 主記憶體接地線解碼 器的三輸入NAND閘的 第5項之非揮發性記憶體，其中該主 中連接至該共用接地線之該副解碼器 址信號之三輸入的NAND閘、一個二輸 向器，且該二輸入NAND閘的一輸入端 之NAND閘的輸出端，而該二輸入NAND 電連接於冗餘接地線解碼中電連接 解碼器的四輸入NAND間的輸出端；而 解碼器中連接至該共用接地線之該副 來接收位址信號以及相符信號之四輸 輸入的NAND閘以及一個反向器，且該 入端係電連接於該四輸入之NAND閘的 NAND閘的另一輸入端則係電連接於該 器中電連接於該共用接地線之副解碼 輸出端。 7. 如申請專利範圍第1項之非揮發性記憶體，其中該非 揮發性記憶體係為一具有虛接地陣列結構的非揮發性記憶 體。 8. 一種係設於一半導體晶片之基底上的非揮發性記憶 體，該非揮發性記憶體包含有： 一主記憶體陣列區，且該主記憶體陣列區包含有： 至少一主記憶胞，且該主記憶胞包含有一主源極區與 一主〉及極區設於該半導體晶片之基底内，

   第32頁 523743 六、申請專利範圍 至少一主 胞之該主汲極 至少一主 胞之該主源極 一直接相 區，且該冗餘 至少一冗 極區與一冗餘 至少一冗 胞之該冗餘汲 至少一冗 胞之該冗餘源 一共用汲 記憶體陣列區 位元線， 區， 接地線， 區， 連接於該 記憶體陣 餘記憶胞 >及極區設 餘位元線 極區相互 餘接地線 極區相互 極區’用 之父界處 且該主位元線係電連接於該主記憶 且該主接地線係電連接於該主記憶 主記憶體陣列區之冗餘記憶體陣列 列區包含有： ，且該冗餘記憶胞包含有一冗餘源 於該半導體晶片之基底内， m ，且該冗餘位元線係與該冗餘記憶 電連接； ，且該冗餘接地線係與該冗餘記憶 電連接；以及 來當作該主記憶體陣列區與該冗餘 的該主 >及極區以及該冗餘〉及極區。 9. 如申請專利範圍第8項之非揮發性記憶體，其中該非 揮發性記憶體另包含有一週邊電路區，且該週邊電路區包 含有： 一主記憶體位元線解碼器，電連接於該主記憶體陣列區之 該主位元線； 一冗餘記憶體位元線解碼器，電連接於該冗餘記憶體陣列 區之該冗餘位元線；以及 至少二信號傳輸線，且各該信號傳輸線的兩端係分別電連 接於該主記憶體位元線解碼器與該冗餘記憶體位元線解碼

   第33頁 六、申請專利範圍 器。 10.如申 用汲極區 解碼器定 經由該一 解碼器， 與該冗餘 態；反之 線時，該 線來傳輸 用位元線 解碼器間 請專利 係電連 址該共 信號傳 以決定 記憶體 當該 冗餘記 一信號 之電位 之電性 範圍第 接於一 用位元 輪線來 該共用 位元線 冗餘記 憶體位 予該主 ，並使 連接形 j項之非揮發性記憶體 二，位70線，當該主記 :二，该主記憶體位元 勒一信號予該冗餘記 位兀線之電位， 解碼器間之雷柯、金Γ 愔# ^ 性連接形 L體位元線解碼器定址 ，，解媽器會經由該另 §己憶體位元線解碼器， 該共用位元線與該主記 成開路狀態。 ，其中該共 憶體位元綠 線解碼器會 億體位元線 共用位元線 成開路狀 該共用位元 一信號傳輸 以決定該共 體位元線 記情體你°" t利範圍第10項之非撣發性記憶體，其中,」 器&含右兀線解碼器中電連接至該共用位元線之該副^ ^ 向器二=二?來Ϊ收位ί信號之三輸入的NAND閘、」ΐ 接於兮-^固二悲反向15 ，且該反向器的—輸入端伟命、-端則之NAND問的輸出端，而該三態反向ΐί:2 元線^ -丨f接於戎冗餘位兀線解碼器中電連接於节i£控1 碼器中連接至該共用位元線之該副；：餘記，丨 間、—個收位址信號以及相符信號之四輪入的^則丨 個反向器以及一個三態反向器，且該反的NAND 為之輪> 523743

   523743 六、申請專利範圍 之四輸入的NAND閘、一個二輸入的NAND間以及一個反向 器，且該二輸入NAND閘的一輸入端係電連接於該四輸入之 NAND閘的輸出端，而該二輸入NAND間的另一輸入端則係電 連接於該主記憶體位元線解碼器中電連接於該共用位元線 之副解碼器的三輸入NAND閘的輸出端。 1 4.如申請專利範圍第8項之非揮發性記憶體，其中該非 揮發性記憶體係為一具有虛接地陣列結構的非揮發性記憶 體。 Λ 1 5. —種係設於一半導體晶片之基底上的非揮發性記憶 體，該非揮發性記憶體包含有： 一主記憶體陣列區，且該主記憶體陣列區包含有至少 一主記憶胞： 一直接相連接於該主記憶體陣列區之冗餘記憶體陣列 區，且該冗餘記憶體陣列區包含有至少一冗餘記憶胞；以 及 一共用摻雜區，設於該主記憶體陣列區與該冗餘記憶 體陣列區之交界處，以同時電連接於鄰接於該交界處的該 主記憶胞以及該冗餘記憶胞。 1 6.如申請專利範圍第1 5項之非揮發性記憶體，其中該主 記憶胞以及該冗餘記憶胞均各包含有一源極區與一汲極區 設於該半導體晶片之基底内，且該共用摻雜區係用來作為

   第36頁 523743 六、申請專利範圍 鄰接於該交界處之該主記憶胞以及該冗餘記憶胞的共用源 極區。 1 7.如申請專利範圍第1 5項之非揮發性記憶體，其中該主 記憶胞以及該冗餘記憶胞均各包含有一源極區與一汲極區 設於該半導體晶片之基底内，且該共用摻雜區係用來作為 〜 鄰接於該交界處之該主記憶胞以及該冗餘記憶胞的共用汲 極區。 1 8. —種控制一虛接地陣列結構之非揮發性記憶體的方 法，該非揮發性記憶體包含有一主記憶體陣列區，一直接 # 相連接於該主記憶體陣列區之冗餘記憶體陣列區，一週邊 電路區，以及一設於該主記憶體陣列區與該冗餘記憶體陣 列區之交界處的共用換雜區^該主記憶體陣列區包含有至 少一主記憶胞、一電連接於該主記憶胞之汲極區的主位元 線，以及一電連接於該主記憶胞之源極區的主接地線，該 冗餘記憶體陣列區包含有至少一冗餘記憶胞、一電連接於 該冗餘記憶胞之汲極區的冗餘位元線，以及一電連接於該 冗餘記憶胞之源極區的冗餘接地線，而該週邊電路區則包 含有一電連接於該主記憶體陣列區之該主接地線的主記憶 體接地線解碼器，一電連接於該冗餘記憶體陣列區之該冗 餘接地線的冗餘記憶體接地線解碼器，以及至少一第一、 ‘ 第二信號傳輸線，且各該信號傳輸線的兩端係分別電連接 ， 於該主記憶體接地線解碼器與該冗餘記憶體接地線解碼

   第37頁 523743 六、申請專利範圍 器，該方法包含有下列步驟： 當欲利用該主記憶體接地線解碼器來定址電連接至該 共用摻雜區的一共用接地線時，該主記憶體接地線解碼器 會經由該第一信號傳輸線來傳輸一信號予該冗餘記憶體接 地線解碼器，以決定該共用接地線之電位，並使該共用接 地線與該冗餘記憶體接地線解碼器間之電性連接形成開路 ， 狀態；以及 當欲利用該冗餘記憶體位元線解碼器來定址該共用接 地線時，該冗餘記憶體接地線解碼器會經由該第二信號傳 輸線來傳輸一信號予該主記憶體接地線解碼器，以決定該 共用接地線之電位，並使該共用接地線與該主記憶體接地 f 線解碼器間之電性連接形成開路狀態。 1 9. 一種控制一虛接地陣列結構之非揮發性記憶體的方 法，該非揮發性記憶體包含有一主記憶體陣列區，一直接 相連接於該主記憶體陣列區之冗餘記憶體陣列區，一週邊 電路區，以及一設於該主記憶體陣列區與該冗餘記憶體陣 列區之交界處的共用摻雜區，該主記憶體陣列區包含有至 少一主記憶胞、一電連接於該主記憶胞之汲極區的主位元 線，以及一電連接於該主記憶胞之源極區的主接地線，該 冗餘記憶體陣列區包含有至少一冗餘記憶胞、一電連接於 丨p 該冗餘記憶胞之汲極區的冗餘位元線，以及一電連接於該 ~ 冗餘記憶胞之源極區的冗餘接地線，而該週邊電路區則包 . 含有一電連接於該主記憶體陣列區之該主接地線的主記憶

   第38頁 523743 申請專利範圍 接地線解碼器， 接地線的冗餘記 一 “號傳輸線， 該主記憶體接地 ’該方法包含有 當欲利用該主 共用摻雜區的一共 經由該第一信號 地線解碼器，使得 而呈荨電位輸出； 當欲利用該冗 地線時，該冗餘記 輸線來傳輸一信號 用接地線與各該副 六 體 餘第 於 器 一電連接 憶體接地 且各該信 線解碼器 下列步驟 記憶體接 用接地線 傳輸線來 該共用接 以及 餘記憶體 憶體接地 予該主記 解碼器都 於該冗餘記憶 線解碼器，以 遽傳輸線的兩 與該冗餘記憶 地線解碼器來 時，該主記憶 傳輸一信號予 地線與各該副 接地線解碼器 線解碼器會經 fe體接地線解 被選擇而呈等 2 0 · 一種控制一虛接地 法，該非揮發 相連接於該主 電路區，以及 列區之交界處 少一主記憶胞 性記憶體 記憶體陣 一設於該 的共用換 、一電連 以及一電連接於該 列區包含 之 >及極區 線 几餘記憶體陣 該冗餘記憶胞 陣列 包含 列區 主記 雜區 接於 主記 有至 的冗 結構 有一 之冗 憶體 ，該 該主 憶胞 少一 餘位 之非 主記 餘記 陣列 主記 記憶 之源 冗餘 元線 揮發 憶體 憶體 區與 憶體 胞之 極區 呂己憶 ，以 體陣列區之該冗 及至少一第一、 端係分別電連接 體接地線解碼 定址電連接至該 體接地線解碼器 6亥几餘記憶體接 解碼器都被選擇 來定址該共用接 由該第二信號傳 碼器，使得該共 電位輸出。 性兄憶體的方 陣列區 直接 陣列區，一週邊 該冗餘記憶體陣 陣列區包含有至 沒極區的主位元 的主接地線，該 胞、一電連接於 及一電連接於該 售

   第39頁 523743 六、申請專利範圍 冗餘記憶胞之源極區的冗餘接地線，而該週邊電路區則包 含有一電連接於該主記憶體陣列區之該主位元線的主記憶 體位元線解碼器，一電連接於該冗餘記憶體陣列區之該冗 餘位元線的冗餘記憶體位元線解碼器，以及至少一第一、 第二信號傳輸線，且各該信號傳輸線的兩端係分別電連接 於該主記憶體位元線解碼器與該冗餘記憶體位元線解碼 · 器，該方法包含有下列步驟： 當欲利用該主記憶體位元線解碼器來定址電連接至該 共用摻雜區的一共用位元線時，該主記憶體位元線解碼器 會經由該第一信號傳輸線來傳輸一信號予該冗餘記憶體位 元線解碼器，以決定該共用位元線之電位，並使該共用位 ：¥ 元線與該冗餘記憶體位元線解碼器間之電性連接形成開路 狀態；以及 當欲利用該冗餘記憶體位元線解碼器來定址該共用位 元線時，該冗餘記憶體位元線解碼器會經由該第二信號傳 輸線來傳輸一信號予該主記憶體位元線解碼器，以決定該 共用位元線之電位，並使該共用位元線與該主記憶體位元 線解碼器間之電性連接形成開路狀態。 2 1. —種控制一虛接地陣列結構之非揮發性記憶體的方 法，該非揮發性記憶體包含有一主記憶體陣列區，一直接 彳p 相連接於該主記憶體陣列區之冗餘記憶體陣列區，一週邊 _ 電路區，以及一設於該主記憶體陣列區與該冗餘記憶體陣 、 列區之交界處的共用摻雜區，該主記憶體陣列區包含有至

   第40頁 523743 523743 六、申請專利範圍 一主記憶胞： 一直接相連接於該主記憶體陣列區之冗餘記憶體陣列 區，且該冗餘記憶體陣列區包含有至少一冗餘記憶胞； 一共用摻雜區，設於該主記憶體陣列區與該冗餘記憶 體陣列區之交界處，為鄰接於該交界處的該主記憶胞以及 該冗餘記憶胞所共用；以及 一週邊電路區，且該週邊電路區包含有至少一解碼 器。 2 3 .如申請專利範圍第2 2項之非揮發性記憶體 碼器包含有； 一主記憶體解碼器； 一冗餘記憶體解碼器；以及 一共用解碼器。 2 4.如申請專利範圍第2 3項之非揮發性記憶體 用解碼器係為一共用接地線解碼器。 其中該解 其中該共 m 2 5 .如申請專利範圍第2 3項之非揮發性記憶體，其中該共 用解碼器係為一共用位元線解碼器。 2 6. —種係設於一半導體晶片之基底上的非揮發性記憶 體，該非揮發性記憶體包含有： 一主記憶體陣列區，且該主記憶體陣列區包含有··

   第42頁 523743 六、申請專利範圍 至少一主 一主 >及極區設 至少 主 胞之 胞之 區， 極區 胞之 胞之 該冗 器。 該主汲極 至少一主 該主源極 一直接相 且該冗餘 至少一冗 與一冗餘 至少一冗 該冗餘汲 至少 冗 該冗餘源 餘記憶體 一週邊電 記憶胞， 於該半導 位元線， 區， 接地線， 區， 連接於該 記憶體陣 餘記憶胞 汲極區設 餘位元線 極區相互 餘接地線 極區相互 陣列區共 路區^且 且該主記憶胞包含有一主源極區與 體晶片之基底内， 且該主位元線係電連接於該主記憶 且該主接地線係電連接於該主記憶 體陣列區之冗餘記憶體陣列 含有： 冗餘記憶胞包含有一冗餘源 導體晶片之基底内， 冗餘位元線係與該冗餘記憶 主記憶 列區包 ，且該 於該半 ，且該 電連接； ，且該冗餘接地線係與該冗餘記憶 電連接，其中該主記憶體陣列區與 用一共用摻雜區；以及 該週邊電路區包含有至少一解碼 P 2 7 .如申請專利範圍第2 6項之非揮發性記憶體，其中該解 碼器包含有； 一主記憶體接地線解碼器，電連接於該主記憶體陣列區之 该主接地線， 一冗餘記憶體接地線解碼器，，電連接於該冗餘記憶體陣列 區之該冗餘接地線；以及

   第43頁 523743 六、申請專利範圍 至少二信號傳輸線，且各該信號傳輸線的兩端係分別電連 接於該主記憶體接地線解碼器與該冗餘記憶體接地線解碼 器。 2 8.如申請專利範圍第2 7項之非揮發性記憶體，其中該解 碼器另包含有一共用接地線解碼器。 2 9 .如申請專利範圍第2 6項之非揮發性記憶體，其中該共 用摻雜區係用來當作該主記憶體陣列區與該冗餘記憶體陣 列區之交界處的該主源極區以及該冗餘源極區。 解之 列連碼 該 區 陣 電解 中列體 別線 其陣 憶分元 ， 體 記 係位 體憶 餘 端體 憶 記 冗 兩憶 記 主 該 的記 性 該 於 線餘 發於 接 輸冗 揮接連 傳該 非連 電 號與 之電 ，信器 g ， 器 該碼 2 器 碼及各解 第碼 解以且線 圍 解 線；，元 範線 元線線位 利 元 位元輸體 專·，位·，體位傳憶 請有體線憶餘號記 申含憶元記冗信主 如包記位餘該二該 •器主主冗之少於。 3碼一該一區至接器 3 1.如申請專利範圍第3 0項之非揮發性記憶體，其中該解 碼器另包含有一共用位元線解碼器。

   第44頁 523743 六、申請專利範圍 3 2 .如申請專利範圍第2 6項之非揮 用摻雜區係用來當作該主記憶體陣 列區之交界處的該主汲極區以及該 性記憶體，其中該共 區與該冗餘記憶體陣 餘汲極區。