TW522452B - Semiconductor device and method of manufacturing the same - Google Patents

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Keita Kumamoto
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Description

522452 五、發明說明（1) 【發明背景】 明之領域 本發明一般係關於一半導體裝置及該半導體裝置之製 造方法；尤其關於一半導體裝置，其具有一絕緣^，嵌= 於一半導體基板中所形成之一凹部内；以及該半導體裝置 之形成方法。 相關技術之描缚 提升半導體裝置的集積度一直是個持續的目標。為了 達成此目標，期望上係將半導體裝置的結構以及^導體裝 置的隔離結構做小。一個提供小裝置隔離結構的方法係使 用一渠溝隔離結構來取代一習知的矽之局部氧化（ oxidation of si 1 icon ; LOCOS)方法 ° 今就圖5至圖7來描述一習知渠溝隔離方法。習知的渠 溝隔離方法包含，形成一凹部或一溝槽於一半導體基板卞 内。在一矽基板中，將渠溝蝕刻至一所需深度，用以隔離 相鄰裝置；形成一絕緣膜來填滿渠溝；而後以一平整化步 驟將渠溝外側之絕緣膜移除。 a y 圖5及圖6係一習知渠溝隔離結構，在各種不同處理步 驟之後的剖面圖示。 /今，考圖5 ( a )，一氧化矽膜1 〇 2及一氮化矽膜i 〇 3係依 序幵y成於矽基板1 〇 1上。接著，形成一光阻圖案（未顯 不）且將其蝕刻，而將即將形成一渠溝之區域（非主動區） 上2的氮化矽膜103露出。然後，利用該光阻圖案作為一 遮，依序蝕刻氮化矽膜1 〇 3及氧化矽膜1 〇 2，直至矽基板
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五、發明說明（2) 1 〇 1之表面露出。之後，將光阻圖案移除，利用氮化矽膜 103作為一遮罩，而將暴露的矽基板1〇1蝕刻成一渠溝τ。' 今參考圖5(b)，在渠溝Τ之内壁面上係形成一熱氧化 物膜104。熱氧化物膜1〇4係幫助基板1〇1表面，補償上述 施行渠溝Τ之形成的蝕刻過程中所引起的傷害。熱氧化物 朕亦藉由將邊角圓角化來釋放應力之方式，來幫助美 板1 0 1避免内部的剝離。 土 私“今芩考圖5(c)，基板之整個表面上於後係形成一氮化 泪㈣5 ’ $後表面上係形成—嵌人絕緣膜1G6以填滿 氮化物膜襯塾1〇5之形成係用來避免後續一氧化等 = ’氧氣經由嵌入絕緣膜1〇6而滲透入渠溝τ壁内。 二、冓τ辟’内’渠“冓爻可免於被進一步氧化。倘若氧氣滲透入 部分的石夕將被氧化而增大體積，進而產 特f生=起諸如剝離等等的缺陷，這將造成半導體裝置 今筝考圖6(a 具係施行化學機械拋光（CMP) ............. 鼠化矽膜103被露出而將基板表面平整化。 今參考圖6(b)，除了 主動區上所彤成之氣^基板上的非主動區上之外， 同時，# «ί / & + 矽膜1 0 3係藉由濕式蝕刻來移除。 姓刻深至渠溝内部。如同4為/所、+則可將氮化物膜概墊⑽ 造成了 一溝槽在此區面所返，在一後續步驟中，這 區中嵌入絕緣膜106之—動突£出上邱之氣/匕石夕膜102以及非主動 大出口Ρ，係於一濕式清洗（濕式钱
第6頁 522452 五、發明說明（3) 刻）步驟中被移除，以形成一目標渠溝 沿著於溝槽中形成有嵌入絕緣膜之襄置構、= 溝槽j寬；二的；:匕物膜襯墊105被㈣掉所引起。當 溝内。這將引起閘極電極中2 會被提井。吐二雷斤Λ疋之基板角洛中，閘極電極之電場 # ,1± Μ 场提升會導致諸如閾值電壓等等之裝置 ;寺性Γ 而弓丨致諸如漏電流之增加等等之二良： 應。為了抑制溝槽D之形成，吾人希望务m + +艮政 有-相當薄之厚度。 希望鼠化物膜襯塾105具 膜嵌！：話？、塞：：一裝置隔離區做小之需求，將-絕緣
二方:二中之方法係變得重要。過去，各種不同 匕v 1)方法已被使用來精一 h J 被用來形成-用於多;配線邑二^ 於料細夕辕和成夕層配線之層間絕緣臈。舉例而言，用 = 層間絕緣膜之形成之-高密度電議 #入r:因：關於一窄凹部圖案之高薄膜品質以及高 膜作：二由—電漿⑽方法所沉積之-絕緣 膜區:形Γ 人絕緣膜，係、可允許—微細渠溝隔離 然而，直接在氮化物薄膜105上形 引起嵌入絕緣膜發生局部剥離的問題 $水辦 7(a)ri::r右(b)顯示一嵌入絕緣膜之-剝離狀態。圖 )係在形成有-氮化物暝襯墊之一渠溝内部，一高密度
第7頁 522452 五、發明說明（4) 1漿CVD氧化物膜沉積後，所直接平整化之一基板之一光 予顯微照片。圖7(a)中發白的點指示出剝離的部分。 圖7(b)係一部分圖7(a)之一放大剖面SM照片。圖 私、、、曰出氮化物膜因剝離所造成的上麵。在一相對較寬 的區域部分，係經常性地產生薄膜的剝離。 ·、 ^胳吾人推測這樣的剝離係由諸如在沉積等等期間所產生 電粒子，在作為-基底之氮化物膜襯塾上或氮化 $膜襯墊及基板之間的介面上的影響所引起。在上述例子 中，2 了在高密度電漿CVD過程中，氮化物膜襯墊及基板 面所引人之電漿之外’備有薄膜厚度在數個奈米之 鼠化物膜襯墊的微弱薄膜強度，係造成圖7所示之剝離。 σ日本專利申請案公告號開平第11-121621(JPA，621) ί中敘ί 了一種用於避免氮化物膜上翹的技術。JPA，621 Πΐ氮化物膜係應用於接觸孔之形成中，形成用以 層。JPA，621顧-” t 非應用於渠溝隔離 m 線層形成，，氮化物膜上所形 成之作為一層間膜之一電漿氧化物膜。在jpa，621 形成前，一電衆處理方法係被使用及施行。此 處理—致了氧化矽上形成有足夠厚度之 膜強度係足夠且避免了氮化物膜的上：此缺 二二二離Λν 一厚氮化物膜襯墊的形成會產： 溝内的深盤所放大。如前所述，這將諸，七 短路等等缺陷，以及袭置特性上的=起4如閉極電極中
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從以上討論來看，吾人期望提供一種半導體裝置，其 包含有一絕緣膜嵌入結構，俾能使絕緣膜可被嵌入，而不 在形成有薄氮化物膜之一凹部内產生剝離。吾人亦期望提 供一種此一半導體裝置之製造方法。 【發明的綜合說明】 依本發明實施例，係揭露一半導體裝置，其包含有嵌 入於凹部之一絕緣膜。一氮化物膜襯墊係於一半導體基 板内之一凹部内形成。一抗靜電絕緣膜係藉由一熱化學氣 相/儿積（c v D)方法而形成於氮化物膜襯塾上。一嵌入絕緣 膜係藉由一高密度電漿CVD方法而形成於該抗靜電絕緣膜 上 俾此貝‘質地填滿一凹部。依此方式，係減少絕緣膜之 剝離以及抑制一渠溝隔離結構中一溝槽之形成。 依本實施例一實施樣態，一半導體裝置係包含，複數 個形成於一半導體基板内的第一凹部。各個凹部係包含形 成於其上之一抗氧化絕緣膜。在抗氧化絕緣膜上係形成一 4几靜電絕緣膜。各個凹部内係形成一嵌入絕緣膜，以實質 地填滿各個凹部。 依本實施例另一實施樣態，各個凹部係為一渠溝隔離 區’其包含有形成於渠溝壁上之一第一絕緣膜。 依本實施例另一實施樣態，各個凹部係實質地由相鄰 之閘極電極所界定。 依本實施例另一實施樣態，該抗靜電絕緣膜之形成係 包含熱化學CVD。 依本實施例另一實施樣態，該抗靜電絕緣膜之形成係
522452 五、發明說明（6)
包含電漿CVD 包含高 依 氮化物 依 氧化物 依 法係包 表面包 絕緣膜 抗靜電 形成係 依 閘極電 依 高密度 密度電漿CVD 本實施例另一 膜’其備有一 本實施例另一 膜’其備有一 本實施例另一 含下列步驟： 含一半導體基 於該抗氧化絕 絕緣膜上，以 包含電漿CVD · ，本實施例另一實施樣態，該抗靜電絕緣膜之形成係 實施樣態，該抗氧化絕緣膜係包含一 厚度約為4nm至20nm。 貝施樣恶’該抗靜電絕緣膜係包含一 厚度約為5nm至30nm。 實施樣態，一種半導體裴置之製造方 形成一抗氧化絕緣膜於一表面上，兮 板上所形成之一凹部；形成一抗靜Ϊ 緣膜上；以及形成一嵌入絕緣膜於該 實質地填滿該凹部。該嵌入絕緣膜之 1 之 極所界定 本實施例另 電漿CVD。 本實施例另一實施樣態，該凹部係實質地由相鄰 貫施樣悲’形成該嵌入絕緣膜係包含 依本實施例另一實施樣態，該抗氧化絕緣膜係包含一 氮化物膜，其備有一厚度約為4nm至20nm。 、“3 依本實施例另一實施樣態，形成該抗靜電絕緣膜勺 含一熱CVD方法。 、’、匕 依本實施例另一實施樣態，該抗靜電絕緣膜係包含一 氧化物膜，其備有一厚度約為5nm至30nm。 依本實施例另一實施樣態，一種半導體裝置之製造方
〉去係包j M P F夕 下列步驟· π从
罩層ΐ第:抗氧化絕緣膜； 導體基板=;【溝，係以 :内壁；形成：㈡!；化 =靜電絕緣膜於該 :;;;於該抗靜電絕緣膜上 :填滿該渠溝；施行一平整 ^ =二移除該遮罩層，係 ^ ▲渠溝結構，其包含了 、17亥第二抗氧化絕緣膜以 _ 依本實施例另_實施樣 高密度電漿CVD。 形成一遮罩層，其包 形成一預定之 該遮罩層為一 形成一第一絕 絕緣膜 抗氧化 ，係藉 化處理 藉由濕 該第二 及該抗 態，形 於該第 絕緣膜 由一電 ，俾能 式餘刻 絕緣膜 靜電絕 成該第 a/半導體基板 t rr _率於該遮 開口圖济 遮覃，而將遠+ π浐續梁溝之 緣膜於A f , 一絕緣膜上；形 上；形成一第二 漿CVD方法實質 使該遮罩層露 。依此方式，係 、該第一絕緣 緣膜。 -一絕緣膜係包含 人依本實施例另一實施樣態，該第二抗氧化絕緣膜係包 含一氮化物膜，其備有一厚度約為4nm至20nm。 依本實施例另一實施樣態，該第二抗氧化絕緣膜係包 含一氮化物膜，其備有一厚度約為5nm至7nm。 依本實施例另一實施樣態，形成該抗靜電絕緣膜係包 含一熱氧化C V D法。 依本實施例另一實施樣態，該抗靜電絕緣膜係包含一 氧化物膜，其備有一厚度約為5nm至30nm。 【較佳實施例的詳細說明】 圖1及圖2係依本發明一實施例之一半導體裝置，在不 同製程步驟之後的剖面視圖。
第11頁 522452
、圖1及圖2描繪出在一半導體裝置中一渠溝隔離結構形 成方法（一渠溝隔離方法）之一例。 今參考圖1(a)，-氧化石夕膜2及一氮化石夕膜3係相繼形 ，於一矽基板1上。氧化矽膜2具有一厚度約5nm至3o㈣。 氮化石夕膜3具有一厚度約1 4 〇 n m至2 0 0 n m。然後，形成一光 阻圖案（未顯示），俾能將即將形成一渠溝了之一區域（一非 主動區）上方之氮化矽膜3露出。利用光阻作為一遮罩，係 接續地蝕刻氮化矽膜3及氧化矽膜2，直至非主動區中矽基 板1之一表面被露出。之後，將光阻圖案移除。在光阻圖 案移除之後，係利用氮化矽膜3作為一遮罩，而將矽基板i 之暴露表面蝕刻。依此方式，一渠溝了便形成了。渠溝τ自 基板平面算起，係具有一深度約為2〇〇ηιη至5〇〇11111。 今參考圖1 ( b )’然後’在渠溝τ之一内側壁面上係形 成一熱氧化物膜4做為一第一絕緣膜。熱氧化物膜4係具有 一厚度約為1 Onm至20nm。熱氧化物膜4對於形成渠溝τ之餘 刻過程中所造成的基板表面傷害具有補償作用。熱氧化物 膜4亦可藉由將渠溝T之邊角圓角化來釋放應力，以避免基 板1内部變形的發生。 今參考圖1 ( c )，之後，基板1表面上係形成了 一氮化 物膜襯墊（一氮化矽膜襯墊）5以作為一第二抗氧化絕緣 膜。舉例而言，氮化物膜襯墊5係由一低壓化學氣相沉積 法（Low Pressure Chemical Vapor Deposition ;LPCVD) 來形成’其係提供優異的薄膜品質及階梯覆蓋度。沉積溫 度係設定在約6 0 0至8 0 0 °C。氮化物膜襯墊5所具有之厚度
第12頁 522452 五、發明說明（9) 車乂好為4nm或其以上，更好為5]111]或其以上’·以及較好為 或其以下，更好為〗〇nm或其以下，以及更好為7nm或 /、以下。若氮化物膜襯墊5過薄，在一渠溝壁内側的部位 5之氧/1效應將顯得不足。另一方面，若氮化物膜襯墊 過厚’當氮化矽膜藉由濕式蝕刻（後續關於圖2(a)及2(\) 、敛述）而移除化’渠溝T内一部分的氮化物膜襯墊$亦會 被蝕刻。若渠溝内的氮化矽襯墊5依此方式而過蝕刻時， 將S有如圖6 ( c )所示及背景說明中所討論之一溝槽ρ形 成。這將產生諸如閘極電極短路等等不良效應。 奶再次參考圖1(c)，氮化物膜襯墊5上係形成一抗靜電 ^緣膜ίο。抗靜電絕緣膜10係藉一電漿CVD方法，來避免 =溝T内所嵌入之絕緣膜的剝離。電漿CVD方法係為一高密 ^電漿CVD方法。較好的形成抗靜電膜1〇 紅VD之CVD方法，例如，一熱⑽方法，以及^是= ::度電漿CVD之CVD方法。依此方式，渠溝内所形成的氮 f襯墊5係具有一減少電荷。各種不同的低壓cvd方法 土乳壓CVD方法均可當作為熱CVD方法，然而，較佳的是 σ θ供優異薄膜品質及階梯覆蓋度的低壓CVD方法。 多數的氧化物膜，諸如一氧化矽膜等等，係一 =:，膜10 : 一高溫氧化(hlgh 一……； 化务膜’-低壓四乙基正石夕酸鹽非接雜石夕酸玻璃 w pressure tetra ethyl 〇rtho siUcate gUss ;LP-TE0S-NSG)之氧化物膜等等，係作為 一抗靜電絕緣膜10，以上名稱僅為少數幾㈣子。 第13頁 522452 五、發明說明（ίο) 抗靜電絕緣膜1〇係具有一厚度約5至3〇_。若 絕緣膜10過薄，將不足以避免氮化物膜襯墊5及一=^ 緣膜6(較後形成者）的剝離。另―方面，若m t⑽ 膜10過厚，由嵌入之絕緣膜6(較後形成者）所提供 入 或填滿性質’將由於渠溝T内過窄而劣化。 入-
再次參考圖1(C)，抗靜電絕緣膜1〇上係形成—嵌入絕 緣膜6。嵌入的氧化矽膜6係為一氧化矽膜，且具有一 約400至60〇nm。舉個例子來說，嵌入的氧化矽膜6 X 二電漿CVD方法所形成的一第二絕緣膜，俾能填滿二曰。 就渠溝T之嵌入性或填滿性及薄膜的密實度而言，一電漿 CVD方法較好為一高密度電漿CVD(一偏壓高密&電漿 方法。 π 咼密度電漿CVD方》，係以其關於諸如渠溝τ中所描繪 之一微細凹部圖案之高嵌入性為特徵。高密度電漿cvd方 法，係使用低溫電漿以及，相較於一般電漿(^1)高二個等 級以上之每cm3約1011至1〇12的電離化密度。不同二一般 電水CVD/中所用之平板型腔室結構，在高密度電漿以^方法 中其係使用一感應耗合電漿（inductively eQUpied plasma ; ICP)或電子環繞共振（electr〇n resonance ; ECR)型之腔室結構，以產生大量的電漿。相 較=一般電漿CVD中基板係維持接地或電子浮動之情況， 在高密度電漿CVD方法中，可施加一偏壓至基板上。 舉例而言，咼密度電漿CVD方法的沉積條件係如下所 述。一矽甲烷氣體、氧氣及氬氣係被使用。矽曱烷氣具有
522452 五、發明說明（11) 一流率設定在約50至200 seem(毫升/分（正常值））。氧氣 係具有一流率設定在約1 〇〇至350 seem(毫升/分（正常 值））。氮氣係具有一流率設定在約5 0至1 5 0 seem(毫升/分 (正常值））。沉積溫度係設定在约3 0 0至9 0 0 t：的範圍及較 佳設定在約6 0 0至8 0 0 °C的範圍。額定電力最大係設定在 5 0 0 0W，以及較好的是在約2 0 0 0至5 0 0 0W的範圍，以及更好 的是在約30 0 0至4000W的範圍。 為了增加一嵌入絕緣膜6之密實度，係可實施一烘烤 密實處理。這將使得後續的濕式清洗步驟中，填滿於渠溝 T内部的肷入絕緣膜6更加困難被餘刻。烘烤密實處理的實 例包含，在一氮氣環境中一約800。(：或更高溫度的氧化處 理，以及一約1 0 00 t：或更高溫度的退火處理。 今參考圖2(a)，回蝕刻係藉由化學機械研磨 (chenncal mechanical p〇Ushing ;CMp)或乾式蝕刻來施 :被=化石夕膜3露出。依此方式，半導體裝置之表面 7芩考圖2(b)，主動區上的氮化 液等等之濕式蝕刻來移除。同時，m、#向係错由& S夂冷 膜襯塾5亦被料。Λ Λ 部分的氣化物 有一薄膜厚产/闵^ 口為虱化物膜襯墊5之形成係具 、 又 口此於濕式餘刻步驟中，準、、蓋肉的彔作札 膜襯墊5的蝕刻量將被抑制。 哪甲木溝内的釓化物 今參考圖2(C)，主動F μ 士 〆 中由嵌入絕緣膜6及4_雷^上方之氧化矽膜2及非主動區 藉由濕式㈣等等來移除。、^緣圖=)所^之—突出部係 H b)所不，因為於一蝕刻 522452 五、發明說明（12) ίϊ:離膜:;D5^已被抑制，因此沿著 制。依此方式，2 ^fD的尺寸將形成某種程度之抑 的缺陷將被抑制在=間=電；的步驟中，諸如短路等等 料蔣X合m r 再者堵如裝置閾值電壓等等之裝置特 抑制。曰品域中增加的電場而受影響，且漏電流將會被 依據上述方法，在一距基板表面具有35Onm渠溝深 =、各巧=成有一厚度為6nm之氮化物膜襯墊5及一厚度為 ㈣之^几#電膜1 〇、且嵌入絕緣膜6係藉由一高密度電漿 CVD方法形成之渠溝隔離結構中，便不會產生嵌入絕緣膜6 之由於剝離所弓丨起的上輕。 高密度電漿CVD沉積條件包含：CVD裝置：Centura， 由Appl 1 Material Japan Inc·製造；沉積溫度：73〇 它； 引出電力：3 50 0W ;氣體條件：氣體流率為12〇 sccm (毫 升/分（正常值））的SiII4，氣體流率為260 seem (毫升/分 (正系值））的〇2氣，及氣體流率為90 seem (毫升/分（正常 值））的Ar氣；DS(沉積/濺鍍之比率）·· 4· 6。 作為上述實例之另一比較例，除了抗靜電絕緣膜（氧 化石夕膜）1 0未形成外，一渠溝隔離結構係依上述實例而形 成。在此情況下，嵌入絕緣膜之剝離之觀察係如圖7 ( a )及 7 (b)照片所示。 除了關於圖1及2所述之渠溝隔離結構外，本發明亦被 應用於一層間絕緣膜之形成’该層間絕緣膜之形成係用以 經由一氮化物膜來填滿微細建構閘極電極之間的一凹部。
IHIII 第16頁 522452 五、發明說明（13) 尤其/本發明亦適用於微細建構閘極電極之間，所形成之 一自對=接觸中，一層間絕緣膜之形成。今係關於圖3及4 來提出這樣一個實施例之描述。 圖3及4係依本發明一實施例之一半導體裝置，在各種 不同製程步驟之後的剖面視圖。 今=考圖3(a)，一矽基板21上係形成一閘極氧化物膜 2 2。接著，其上係形成諸如一雜質導入多晶矽膜等之一導 電膜’及一氮化矽膜。接著，氮化矽膜及導電膜係分別被 圖案化及蝕刻，而形成上蓋層24及閘極電極23。 尽今參考圖3(b)，整個基板上係形成諸如一氮化矽膜、 一氧化矽膜等等之一絕緣膜，然後藉由非等向性蝕刻來回 蝕依此方式，側壁2 5係形成於閘極電極2 3及上蓋層2 4之 側表面上。、同時，基板上之閘極電極23側表面上之側壁託 之間的區域内，其閘極氧化物膜2 2將被移除或使其變薄。 ，一氧化物膜（未顯示）係形成於基板上間極電極 雜:ί面上之側壁25之間。然後，經由此氧化物膜來施行 ，子佈值，以形成一源極/汲極區（未顯示）。舉例而古， 基板21内、閘極電極23之間係形成_源極/汲極區。： 源極/汲極區係微細形成之相鄰閘極電極23之一丘 汲極區。然後，基板表面係藉由一 /、、’，、極/ 刻。在濕式清洗中，係將基板上、f ^ ^ 仃一濕式蝕 閘極電極2 3側夹而I»丄 側壁25之間的氧化物膜移除或使其變薄。 上之 今參考圖3(c)，一蝕刻阻擋膜26係 面上，這將避免後續接觸乾式韻刻過程中，渠ί = 第17頁 五、發明說明（14) 二ί ，化％被㉝刻。舉個例子’ #刻阻檔膜26係諸如 戸，A石膜之抗氧化絕緣層。蝕刻阻擋膜26係具有一較佳 iii?rt2〇nffl ° f , ，* ^。右蝕刻阻擋膜26過厚，閘極電極23之間的一 個嶋會變得過窄，且一接觸區域之寬度將會不二’ 次f考圖3(C)，一抗靜電絕緣膜27形成於蝕刻阻擋 ί Li靜電絕緣膜27實質依圖i(c)所示之抗靜電絕緣 、^形成方式來形成。抗靜電絕緣膜27之形成，係避免 ^水CJD方法）所形成之一層間絕緣膜之剝離或分層之形 成。精由:非電漿CVD方法之CVD方法，例如一熱CVD方 Ϊ二5尤其是一非高密度電漿CVD之CVD方法，來形成此 二ί I!、巴緣膜27係較佳的。依此方式，银刻阻擋膜26係具 f =的電荷。各種低壓CVD方法及大氣壓CVD方法係作為 I…VD方法，然而其中，提供優異薄膜品質及階梯覆蓋 度之一低壓CVD方法係較佳。 多+數諸如一氧化矽膜等等的氧化物膜係作為一抗靜電 、、邑、、象膜27。又，可使用一HTO氧化物膜、一LP-TEOS-NSG氧 化物膜等等。 乳 >々抗靜電絕緣膜27較好具有一厚度約為5nm至3〇nm。若 抗靜電絕緣膜27過薄，蝕刻阻擂膜27及後續所形成之一厣 間絶緣，28(圖4(a)) 28將不足以避免被剝離或分層。另一 =面，右抗靜電絕緣膜27過厚，由層間絕緣膜28所提供之 甘入入I*生或填滿性將因為閘極電極2 3之間一凹部（間隙）的窄 五、發明說明（15) 化而不足。 今參考圖4(a)，整個夺 層間絕緣膜28係藉由一帝=Γνη士形成一層間絕緣膜28。 漿CVD方法來形成，俾能填"; $，較好為一高密度電 隙）。層間絕緣膜28筏疒丄卜甲1極电極23之間的一凹部（間 沒间、、巴、、象馭28係經由後續藉帝 ^ 高密度電漿CVD方法所形成， 私水⑺0方法、或一 法所开:諸如低壓CVD方法等等之另-獅方 法所：成：另一絕緣膜兩者之疊層來形成。 钱等i來進，i “絕緣M28係藉由—CMP方法、回 成二用於接=ΐ化處理而獲得—預定厚度。’然後，形 成用於接觸孔形成之光阻圖案2 9。 刻以Ιΐ!Γ(〇 ’利用光阻圖案29作為-遮罩，施行飯 Μ - $汗口，其係將至少基板上相鄰閘極電極23之間 的I虫刻阻擋膜2 β靈山 μ, /ζ, ^ , 極電極23之門的i μ後，耩蝕刻將基板21上相鄰間 26銘卜ΐ 表面給露出，而將暴露的蝕刻阻檔膜 ^ &此方式，一接觸孔Η係依一自對準方式形成。 、，之後，接觸孔Η係藉由一般方法來填滿一導電材料， m—、接觸插塞（未顯示），其係電連接一上層配線等等 ’、二汲極區。依此方式，係獲得一自對準接觸結構。 膜# A 11月只轭例，一嵌入絕緣膜係經由一抗靜電絕緣 、二烕於復蓋有一抗氧化絕緣膜之基板内的一凹部。嵌入 、、、二膜係藉由具優異嵌入性或填滿性之一 方法來形成。依此方式，將可避免沉i ;T甩粒子所產生的剝離或分層。因為其係使用了
第19頁 522452 五、發明說明（16) 具有優異嵌入性或填滿性之沉積方法.，因此，可將覆蓋有 一薄抗氧化絕緣膜之微細結構的一凹部充分地填滿。 吾人應了解的是，以上所述及之實施例僅係例示性， 而本發明不受限於這些實施例中。所指定的結構不應受限 於所述及之實施例。
因此，當此處所提出之各種特定實施例已被詳述時， 在不脫離發明精神及範圍之情況下，本發明可進行各種不 同變化、替換及交替。因此，本發明意欲僅由後附申請專 利範圍之界定來限定。
第20頁 522452 圖式簡單說明 【圖式的簡單說明】 圖1 ( a ) - ( c )係依本發明一實施例之一半導體裝置，在 不同製程步驟之後的剖面視圖。 圖2 ( a ) - ( c )係依本發明一實施例之一半導體裝置，在 不同製程步驟之後的剖面視圖。 圖3 ( a ) - (c )係依本發明一實施例之一半導體裝置，在 不同製程步驟之後的剖面視圖。 圖4 ( a) - (c )係依本發明一實施例之一半導體裝置，在 不同製程步驟之後的剖面視圖。 圖5(a)-(c)係一習知渠溝隔離結構，在不同製程步驟 之後的剖面圖。. 圖6 ( a ) - (c )係一習知渠溝隔離結構，在不同製程步驟 之後的剖面圖。 圖7 ( a )係在形成有一氮化物膜襯墊之一渠溝内部，一 高密度電漿CVD氧化物膜沉積後，所直接平整化之一基板 之一光學顯微照片。 圖7(b)係部分圖7(a)之放大剖面SEM照片。 【元件的符號說明】 1〜半導體基板 2〜氧化砍膜 3〜氮化矽膜 4〜熱氧化物膜 5〜氮化物膜襯墊
第21頁 522452 圖式簡單說明 6〜嵌入絕緣膜 1 0〜抗靜電絕緣膜 2 1〜碎基板 2 2〜閘極氧化物膜 2 3〜閘極電極 2 4〜上蓋層 2 5〜側壁 2 6〜蝕刻阻擋膜 2 7〜抗靜電絕緣膜 2 8〜層間絕緣膜 2 9〜光阻圖案 1 0 1〜碎基板 1 0 2〜氧化矽膜 1 0 3〜氮化矽膜 1 0 4〜熱氧化物膜 1 0 5〜氮化物膜襯墊 1 0 6〜嵌入絕緣膜
第22頁

Claims (1)

  1. 522452 六、申請專利範圍 1. 一種半導體裝置，包含： 複數第一凹部，形成於一半導體基板上，各個該等凹 部包含形成於其上的一抗氧化絕緣膜，以及形成於該抗氧 化絕緣膜上的一抗靜電絕緣膜；以及 一嵌入絕緣膜，形成於各個該等凹部内側而實質填滿 各個該等凹部。 2. 如申請專利範圍第1項之半導體裝置，其中： 各個該等凹部係一渠溝隔離區，其包含形成於該渠溝 壁上的一第一絕緣膜。 3. 如申請專利範圍第1項之半導體裝置，其中： 各個該等凹部係實質由相鄰閘極電極所界定。 4. 如申請專利範圍第1項之半導體裝置，其中·· 該抗靜電絕緣膜之形成包含熱化學氣相沉積（CVD)。 5. 如申請專利範圍第1項之半導體裝置，其中： 該抗靜電絕緣膜之形成包含電漿CVD。 6. 如申請專利範圍第1項之半導體裝置，其中： 該抗靜電絕緣膜之形成高密度電漿CVD ^ 7. 如申請專利範圍第1項之半導體裝置，其中： 該抗氧化絕緣膜包含一氮化物膜，其厚度為4nm至 2 0nm 〇 8. 如申請專利範圍第1項之半導體裝置，其中： 該抗靜電絕緣膜包含一氧化物膜，其厚度為5nm至 30nm ° 9. 一種半導體裝置之製造方法，包含下列步驟：
    第23頁 522452 六、申請專利範圍 形成一抗氧化絕緣膜於一表面上，該表面包含形成於 一半導體基板上之一凹部； 形成一抗靜電絕緣膜於該抗氧化絕緣膜上；以及 形成一嵌入絕緣膜於該抗靜電絕緣膜上，而實質填滿 該凹部，其中該嵌入絕緣膜之形成包含電漿化學氣相沉積 (CVD)。 10. 如申請專利範圍第9項之半導體裝置之製造方法，其 中： 該凹部係貫質由相鄰閘極電極界定。 11. 如申請專利範圍第1 0項之半導體裝置之製造方法，其 中： 形成該嵌入絕緣膜包含高密度電漿化學氣相沉積 (CVD)。 12. 如申請專利範圍第11項之半導體裝置之製造方法，其 中： 該抗氧化絕緣膜包含一氮化物膜，係具有厚度為4nm 至20nm 〇 13. 如申請專利範圍第11項之半導體裝置之製造方法，其 中： 形成該抗靜電絕緣膜包含一熱CVD方法。 14. 如申請專利範圍第11項之半導體裝置之製造方法，其 中： 該抗靜電絕緣膜包含一氧化物膜，係具有厚度為5 nm 至30nm 〇
    第24頁 522452 六、申請專利範圍 15. —種半導體裝置之製造方法，包含下列步驟： 形成一遮罩層，其包含一半導體基板上之一第一抗氧 化絕緣膜； 形成一預定開口圖案於該遮罩層上； 形成一渠溝，其係以該遮罩層作為一遮罩，藉由钱刻 該半導體基板之一露出部來達成； 形成一第一絕緣膜於該渠溝之一内壁上； 形成一第二抗氧化絕緣膜於該第一絕緣膜上； 形成一抗靜電絕緣膜於該第二抗氧化絕緣膜上； 藉由一電漿化學氣相沉積（CVD)方法，形成一第二絕 緣膜於該抗靜電絕緣膜上來實質填滿該渠溝； 施行一平整化處理使得該遮罩層被露出；以及 藉由濕式蝕刻移除該遮罩層； 其中一渠溝隔離結構係被形成，其包含該第二絕緣 膜、該第一絕緣膜、該第二抗氧化膜及該抗靜電絕緣膜。 16. 如申請專利範圍第1 5項之半導體裝置之製造方法，其 中： 形成該第二絕緣膜包含高密度電漿CVD。 17. 如申請專利範圍第15項之半導體裝置之製造方法，其 中： 該第二抗氧化絕緣膜包含一氮化物膜，其厚度為4nm 至2 Onm 〇 18. 如申請專利範圍第1 5項之半導體裝置之製造方法，其 中··
    第25頁 522452
    第26頁
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