TW518724B - A self-aligned split-gate flash memory cell and its contactless memory array - Google Patents

Description

518724 五、發明說明（1) 發明背景： (1) 發明範疇 本發明與一般的非揮發性半導體記憶元件有關，特別 是與大量儲存運用之一種自動對準分閘式快閃記憶細胞元 及其無接點記憶陣列有關。 (2) 習知技藝之描述 一個半導體記憶陣列通常係以一個矩陣形態加予排列 且有複數位元線（b i t 1 i n e s )與複數字線（w 〇 r d 1 i n e s )相 互垂直。基本上，二位元資料係儲存於被稱為細胞元的一 個儲存單元，且以基本邏輯功能組成一個陣列架構。對於 一個快閃記憶陣列而言，一個矩陣中的記憶單元係以一個 非或型（NOR)或一個非和型（NAND)的架構來排列。根據細 胞元的結構，過去的快閃記憶細胞元大致可以區分為二大 類：一個疊堆閘式（s t a c k - g a t e )結構和一個分閘式（s p 1 i t -gat e )結構 ° 一個疊堆閘式快閃記憶細胞元習知是一個電晶體細胞 元，其中一個細胞元的閘長度可以利用所使用技術的最小 線寬（F )來定義。因此，疊堆閘式快閃記憶細胞元常被用 於現今高密度記憶系統中。疊堆閘式快閃記憶細胞元可以 利用共源/洩擴散區方式加予串接成一個高密度非和型陣 列。然而，一個非和型陣列由於結構的串聯電阻的原因， 其讀出速度相對較慢。再者，一個非和型快閃記憶細胞元

518724 五、發明說明（2) 係藉位於漂浮閘與共源/洩擴散 勒一諾得漢（Fowler-Nordheim 入的速度相對較慢 閘式快閃記憶細胞 區的接面深度勢必 散區之間的重疊區 擦洗的進一步變慢 疊堆閘式快閃 將每一個共洩擴散 型快閃記憶陣列。 一個非和型快閃記 陣列中的疊堆閘式 入法來寫入，而其 得很多，然而其寫 快閃記憶陣列的擦 ，均受限位於漂浮 勒-諾得漢穿透法： 較複雜的網路來作 細胞元的閘長度加 入作為寫入法所造 將成為一個主要的 列的細胞元尺寸由 閃記憶陣列的細胞 記憶陣列的優點所 區間之薄穿透氧化層的富 穿透方法來寫入，因此寫 個非和型記憶陣列之疊堆 予微縮時，共源/洩擴散 介於漂浮閘與共源/洩擴 會進一步變小，以致造成寫入、讀出及 。另外，當一 元的閘長度加 加予微縮，則 記憶細胞元可 區藉一個接點 一個非或型快 憶陣列快得很 快閃記憶細胞 寫入速度比一 入功率大而寫 洗速度與一個 閘與共源擴散 然而超擦洗1 以利用一條共源擴散線及 的連接方式組成一個非或 閃記憶陣列的讀出速度比 多。一個非或型快閃記憶 元通常係藉通道熱電子注 個非和型快閃記憶陣列快 入效率較低。一個非或型 非和型快閃記憶陣列相當 線間之薄穿透氧化層的富 :over-erase)問題需一個 驗證。再者，當 予進一步微縮化 成的抵穿效應 關切點。另外 於位元線接觸 元大約二倍。 組成的一種無 個疊堆閘式快閃記憶 則利用通道熱電子注 (punch-through effect: ，一個非或型快閃記憶陣 點的關係比一個非和型快 因此，藉一個非或型快閃 接點快閃記憶陣列成為技

第6頁 518724 五、發明說明（3) 術發展的主要趨勢。 圖一顯示一種典型無接點快閃記憶陣列，其中複數位 元線（BL 0〜BL 6 )係以共埋層擴散線形成；每一行的疊堆閘 式快閃記憶細胞元係排列於位元線之間；而每一列的控制 閘連接成一條字線（W L);以及複數字線係與複數位元線相 互垂直。由圖一可以清楚看出，細胞元的尺寸由於無接點 的結構可以與一個非和型陣列相比擬，而其讀出速度比一 個非和型陣列快，但由於位元線對半導體基板的電容較大 ，其讀出速度比一個非或型陣列遜色。由於通道寬度方向 的疊堆閘結構必需加以14刻，以形成每一細胞元之獨立的 漂浮閘，因而繁複工程的工作必須處理以避免字線間之埋 層擴散位元線及半導體基板被挖槽。再者，相鄰字線間之 細胞元的隔離係以離子佈植方式來形成，以致造成更進一 步位元線電容的增加及細胞元寬度的縮小。相似地，疊堆 閘式快閃記憶細胞元的閘長度很難加予微縮而不造成抵穿 效應，且埋層擴散位元線的接面深度亦無法加予變淺而不 增加位元線的電阻及降低擦洗的速度。如圖一所示之一種 高密度記憶陣列的典型製造範例可以參見美國專利號碼5， 6 5 4，9 1 7的案件，其中介於字線與位元線間的額外高雜散 電容可以清楚地看到。 發明概述： 本發明之一種自動對準分閘式快閃記憶細胞元係形成

518724 五、發明說明（4) 於一個屬於第一導電型的半導體基板上之一種淺凹槽隔離 (ST I )結構上。所述之淺凹槽隔離結構至少包含一個主動 區介於兩個平行淺凹槽隔離區之間，其中第一導電層置於 一個薄穿透介電層之上係位於主動區内；而突出場氧化物 (FOX)層係置於每一個平行淺凹槽隔離區上。一個自動對 準分閘式快閃記憶細胞元可以區分成三個區域：一個共源 區、一個閘區、及一個共、區，其中共閘區係位於共源區 和共洩區之間。一個共閘區至少包含一個控制閘，而其閘 長係由形成於共源區之側邊牆的一個側邊牆介電墊層來定 義且更進一步區分成兩個次區域：一個漂浮閘區和一個選 擇閘區，其中所述之漂浮閘區至少包含一個漂浮閘電晶體 形成於一個薄穿透介電層之上，而其漂浮閘長度係由形成 於共源區之相同側邊牆的另一個側邊牆墊層來定義；所述 之選擇閘區至少包含一個選擇閘電晶體形成於一個閘介電 層之上且位於共洩區旁。所述之漂浮閘電晶體至少包含一 個閘間介電層置於漂浮閘上及一個氮化熱複晶矽氧化層形 成於其一個側邊來和控制閘隔開。漂浮閘長係藉一個側邊 牆介電墊層來定義，並可以加予蝕刻來形成一種陡峭漂浮 閘結構或一個單邊斜角漂浮閘結構，而所述之氮化熱複晶 矽氧化層係形成於側邊牆以作為一個穿透介電層來擦洗儲 存於漂浮閘之電子至控制閘。一個離子佈植區置於選擇閘 電晶體之閘介電層之下，至少包含一個屬於第一導電型的 淺離子佈植區以作為選擇閘電晶體之臨界電壓的調整及一 個屬於第一導電型的深離子佈植區以形成抵穿禁止區。一

第8頁 518724 五、發明說明（5) 個共源區至少包含一個屬於第二導電型的共源擴散區以自 動對準方式佈植摻雜質於主動區的半導體基板内所組成， 一個第一平坦床係由一個共源擴散區及第一蝕平突出場氧 化物層所組成 ，一個第一側邊牆介電墊層形成於閘區的一個側邊牆及置 於第一平坦床的一部份表面上，一個共源導電管線覆蓋有 第一金屬石夕化物層係置於第一側邊牆介電墊層外的第一平 坦床上，以及一個第一平面化厚二氧化矽層置於第一側邊 牆介電層和第一金屬矽化物層之上。一個共洩區至少包含 一個屬於第二導電型的共洩擴散區係以自動對準方式佈植 摻雜質於主動區的半導體基板内所組成，一個第二平坦床 係由一個共洩擴散區及第二蝕平突出場氧化物層所組成， 一個第二側邊牆介電墊層形成於閘區的一個侧邊牆及置於 第二平坦床的一部份表面上，一個共洩導電管線覆蓋有第 二金屬矽化物層係置於第二侧邊牆介電墊層外的第二平坦 床上，以及一個第二平面化厚二氧化矽層置於第二側邊牆 介電層和第二金屬矽化物層之上。一個控制閘與一個第一 連線金屬層作為一條字線係一併成形並與共源/泡導電管 線相互垂直且經由一個罩幕介電層置於主動區上方及其兩 個側邊牆介電墊層所組成的一個硬質罩幕層來同時蝕刻。 本發明之一種無接點自動對準分閘式快閃記憶陣列至 少包含複數平行淺凹槽隔離區和複數主動區交變地形成一 個屬於第一導電型的半導體基板上，而複數平行淺凹槽隔 離區的每一個係填滿一個突出場氧化物層；複數虛擬閘區 518724 五、發明說明（6) 和複數共源區 平行淺凹槽隔 區分成二個區 一個共洩區置 複數共源/洩 數字線的每一 結。自動對準 式快閃記憶細 元的每一個係 屬於第二導電 摻雜質於沿著 蝕平 置於 份表 塾層 於共 於第 )¾區 準方 板内 及一 介電 二平 個第 突出 鄰近 面上 之間 源導 一金 至少 式佈 所形 個第 塾層 坦床 一平 場氧 之虛 交變 離區 域： 於自 區互 條係 分閘 胞元 如前 型的 共源 坦床 化物 擬閘 一個共 的第一平 電管 屬矽 包含 植摻雜質 成， 二I虫 線上 化物 屬於 個 係置 的一 平突 於鄰 部份 地由 互為 兩個 動對 為垂 與一 區至 ，而 面所 複數 區之 係交 層所 區的 源導 坦床 ；以 層和 第二 於沿 第二 出場 近之 表面 一個罩幕光阻步 而複數虛 準分閘區 區之間， 於複數主 垂直， 自動對 準分閘 直且置 個列之 少包含 複數自 述。複 共源擴 複數主 變地由 組成， 側邊牆 自動 驟所形 擬閘區 置於兩 以及複 動區的 分閘區 複數自 對準 一個行的 準分閘式快 源區的每一 經由 動區的半 動對 數共 散區 共源 一個 一對第一側邊牆 上且 電管線係置 置於 於一 一個第一金 及一個 一對第 導電型 著共洩 平坦床 氧化物 上；

成且與複數 的每一個係 側邊部份及 數字線係與 上方，而複 的控制閘連 動對準分閘 閃記憶細胞 個至少包含 準方式佈植 自動對 導體基板内所形成 擴散區及一個第一 第一 一側 的複 區之 係交 層所 動對準分 個共 平面 邊牆 數共 複數 變地 組成 閘區 洩導 第一平 對第一 屬矽化 化厚二 介電墊 洩擴散 主動區 由一個 :一對 的側邊 電管線 介電 坦床 側邊 物層 氧化 層之 區以 的半 共洩 第二 牆及 係置 墊層係 的一部 牆介電 係形成 矽層置 上。共 自動對 導體基 擴散區 侧邊牆 置於第 於一對

第10頁 518724 五、發明說明（7) 第二側邊牆介電墊層之間的第二平坦床上；一個第二金屬 矽化物層係形成於共洩導電管線上；以及一個第二平面化 厚二氧化矽層置於第二金屬矽化物層和一對第二側邊牆介 電墊層之上。複數字線的每一條至少包含第一連線金屬層 與一個列之複數控制閘積體化連結且同時經由一個對準主 動區的一個罩幕介電層及其兩個側邊牆介電塾層所形成的 一個硬質罩幕層來成形及#刻。 圖號對照說明： 300 302 3 0 4a 3 0 4c 3 0 4e 305 3 0 7a 3 0 9b 311a 312a 313a 315a 317a 319a 半導體基板 301 薄穿透介電層 第一導電層 3 0 3 第一罩幕介電層 平面化場氧化物層 3 0 4 b突出場氧化物層 第二 閘間 共源 共源 第一 第三 離子 複晶 第四 第二 第一餘平突出場氧化物層 姓平突出場氧化物層 3 0 6 第二罩幕介電層 3 0 8 a第一側邊牆介電墊層 310b第一金屬石夕化物層 層 介電層 擴散區 導電管線 平面化厚二氧化 側邊牆介電墊層 佈植區 矽氧化層 側邊牆介電墊層 側邊牆介電墊層 3 1 4 a閘介電層 316a平面化第三導電層 3 1 8 a共洩擴散區 320a平面化第四導電層

第11頁 518724 五、發明說明（8) 320b共茂導 二平面化厚二氧 323a 第： 示—至屬矽化物層 324a平面务^ 丁卸化鬲導電層 326a第：星智 一 I幕介電層 3 2 1 b第二金屬矽化物層 化矽層 3 2 5 a第一連線金屬層 3 2 7 a第五側邊牆介電墊層 明 1¾明之洋細言兒 現參者闻 .,._二A之本發明的一種無接點（contactless)自 動對準分間+ t 道φ ~ A 式快閃記憶陣列之簡要電路圖，其中複數共源 导％官線f Γ θ' τ Λ 變地形成 Η0〜CSL2)及複數共沒導電管線（CDL0〜CDL3)交 =元形成於唆數成對（paired)自動對準分閘式快閃記憶細 線置^複ί相鄰的共源導電管線之間’而一條共浪導電管 複數成對自成對自動對準分閘式快閃記憶細胞元之間，且 面對相鄰的= =快閃記憶細胞元的漂浮間係分別 共源/线導雷ί 線；複數字線（WL0~WL5)係與複數 線相連。 s線互為垂直，且一個列的控制閘與一條字 記憶Ξ = ΐ示本發明之—種無接點自動對準分閘式快閃 • 勺頂視佈建圖。如圖二Β所示，複數+ y 隔離（ST I)區》益奴+ 稷数千仃淺凹槽 體基板]πη I (AA)形成於第一導電型的半導 一 〇〇上，而稷數平行淺凹槽隔離區的每一個传诘遗 犬出（raised)場氧化物層（F0X) 3〇4a ;複妓、、馬^ (CSR)及複數虛擬閘區（VGR)交變地形成並與複數平p =區

第12頁 518724 五、發明說明（9) 槽隔離區互為垂直，其中複數虛擬閘區的每一個係經由一 個罩幕光阻步驟來定義且具有一個可微縮的寬度xF，而複 數共源區的每一個係以一個寬度F來定義，複數虛擬閘區 的每一個至少包含兩個自動對準分閘區（SGR)分別位於其 每一側邊部份及一個共洩區（CDR)位於自動對準分閘區之 間；以及複數字線（WL 0〜WL 3 )係與複數共源/洩區互為垂 直且置於複數主動區的上方，而複數字線的每一條係與每 一列之自動對準分閘區的控制閘連結。更詳細的剖面結構 可以由後績之圖二C至圖二G中討論。 圖二C揭示圖二B之沿著A - A ’方向的剖面圖，其中圖 二C(a)揭示一種具有陡峭（steep)漂浮閘結構之自動對準 分閘式快閃記憶細胞元的剖面圖；圖二C ( b )揭示一種具有 單邊斜角（〇 n e - s i d e t a p e r e d )漂浮閘結構之自動對準分閘 式快閃記憶細胞元的剖面圖。由圖二C ( a )和圖二C ( b )所示 ，一個共源區至少包含一個具有一個淺高摻雜擴散區3 0 7b 形成於一個深淡摻雜擴散區3 Ο 7 a之内的第二導電型的共源 擴散區，一對第一側邊牆介電墊層3 0 8 a (見圖二B )置於相 鄰之虛擬閘區的每一側邊牆及置於由一個共源擴散區及一 個第一蝕平突出場氧化物層3 0 4c (見圖二D)交變地形成的 第一平坦床之一部份表面上，一個共源導電管線3 0 9 b覆蓋 有一個第一金屬石夕化物層3 1 0 b置於一對第一側邊牆介電墊 層間的第一平坦床上，以及一個第一平面化厚二氧化矽層 3 1 1 a置於第一金屬矽化物層3 1 0 b及一對第一側邊牆介電墊 層3 0 8a上。自動對準分閘區（SGR)至少包含覆蓋有一個第

第13頁 518724 五、發明說明（ίο) 三金屬矽化物層3 2 3 a的一個平面化導電控制閘3 1 6 c及置於 其上的一個金屬層3 2 4 a，且區分成二個次區域：一個漂浮 閘電晶體區和一個選擇閘電晶體區。漂浮閘電晶體區至少 包含一個陡峭（或單邊斜角）漂浮閘3 0 2 c置於一個薄穿透介 電層3 0 1 c之上，一個閘間介電層3 0 5 c置於陡峭（或單邊斜 角）漂浮閘層3 0 2 c之上，以及一個氮化熱複晶氧化層3 1 5 a 形成於陡峭（或單邊斜角）漂浮閘的一個側邊牆上。選擇閘 電晶體區至少包含一個閘間介電層3 1 4b及置於其下的一個 第一導電型的離子佈植區313b，而該離子佈植區31 3b具有 一個淺離子佈植區（如虛線所示）作為臨界電壓的調整及一 個深離子佈植區以形成一個抵穿禁止區（如打X X X號所 示）。共洩區（CDR)至少包含一個具有淺高摻雜擴散區318b 形成於深淡摻雜擴散區3 1 8 a之内的第二導電型的共洩擴散 區，一對第二側邊牆介電層3 1 9 a (見圖二B )置於相鄰之自 動對準分閘區（SGR)每一側邊牆及置於由一個共洩擴散區 及一個第二蝕平突出場氧化物層3 0 4 e (見圖二G )交變地形 成的第二平坦床之一部份表面上，一個共洩導電管線3 2 0 b 覆蓋有一個第二金屬矽化物層321b，以及一個第二平面化 厚二氧化矽層3 2 2 a置於第二金屬矽化物層3 2 1 b及一對第二 側邊牆介電墊層31 9a之上。淺高摻雜擴散區3 0 7b、31 8b可 以利用高劑量佈植之共源/洩導電管線3 0 9b、3 2 0b作為摻 雜質擴散源來形成。一個第一連線金屬層3 2 5 a置於所形成 的結構上及一個硬質罩幕層包含一個罩幕介電層3 2 6 a及其 兩個側邊牆介電墊層3 2 7 a (見圖二E )形成於第一連線金屬

第14頁 518724 五、發明說明（11) 層3 2 5 a之上作為一個罩幕來同時成形及蝕刻第一連線金屬 層3 2 5a及複合控制閘層（316c、3 2 3a及3 24 a)以形成一條字 線。 圖二D揭示圖二B所示之沿著一個共源區（B-B’）的剖面 圖，其中一個共源導電管線3 0 9 b覆蓋有第一金屬石夕化物層 3 1 0 b係置於由一個第一蝕平突出場氧化物層3 0 4 c及一個共 源擴散區包含一個淺高摻雜擴散區3 0 7b形成於一個深淡摻 雜擴散區3 0 7 a所交變地形成的第一平坦床上。一個第一平 面化厚二氧化矽層3 1 1 a係置於第一金屬矽化物層3 1 0 b之上 ，而複數字線3 2 5 a係置於第一平面化厚二氧化矽層3 1 1 a之 上且經由複數罩幕介電層3 2 6 a置於複數主動區之上方及其 側邊牆介電塾層3 2 7 a來成形及餘刻。 圖二E揭示圖二B所示之沿著一個漂浮閘電晶體區（C -C ’）方向的剖面圖，其中每一個漂浮閘層3 0 2 c係置於一個 薄穿透介電層3 0 1 c之上而其寬度係由相鄰之突出場氧化物 層3 0 4b來定義；一個閘間介電層3 0 5 c係置於一個突出場氧 化物層3 0 4 b及一個漂浮閘層3 0 2 c所交變地形成的一個平坦 床上；複數複合控制閘層（ 3 2 4a、3 2 3a及31 6c)位於複數漂 浮閘電晶體區及複數字線3 2 5 a係經由圖二D所示之一組硬 質罩幕層來成形及I虫刻。 圖二F揭示圖二B所示之沿著一個選擇閘電晶體區（D-D’）方向的剖面圖，其中一個閘介電層3 1 4b係位於相鄰之 蝕刻突出場氧化物層3 0 4d間及一個淺離子佈植區（如虛線 所標示）和一個深離子佈植區（如打X X X號所標示）所組

第15頁 518724 五、發明說明（12) 成的一個離子佈植區3 1 3b係置於閘介電層3 1 4b之下方；以 及複數複合控制閘（ 3 2 4a、3 2 3a及31 6c)位於複數選擇閘電 晶體區及複數字線3 2 5 a係經由一個罩幕介電層326 a和其兩 個側邊牆介電墊層3 2 7 a所組成的複數硬質罩幕層來成形及 餘刻。 圖二G揭示圖二Β所示之沿著一個共洩區（Ε-Ε’）方向的 剖面圖，其中一個共洩導電管線3 2 0 b覆蓋有一個第二金屬 矽化物層3 2 1 b係置於由一個淺高摻雜洩擴散區3 1 8b形成於 一個深淡摻雜擴散區3 1 8 a内所組成的一個共洩擴散區及一 個第二蝕平突出場氧化物層3 0 4 e所交變地形成的一個第二 平坦床上；一個第二平面化厚二氧化矽層3 2 2 a係置於一個 第二金屬矽化物層3 2 1 b之上；以及複數字線係經由一個罩 幕介電層3 2 6 a和其兩個側邊牆介電墊層3 2 7 a所組成的複數 硬質罩幕層來成形及餘刻。 由圖二E及圖二F可以清楚地看出，一個罩幕介電層 3 2 6 a係對準地置於一個主動區之上，而其兩個側邊牆介電 墊層3 2 7 a係用來消除罩幕介電層3 2 6 a與主動區間之誤對準 。根據圖二B ，一個陣列中之一個自動對準快閃記憶細胞 元的單位細胞元尺寸如虛線方塊所標示，係等於（1 + X ) F 2 ，其中X是一個微縮係數且係IS 3。例如，x = 3，一個 單位細胞元的尺寸等於4F 2 ;若x= 1，則一個單位細胞元的 尺寸等於2F2。 如圖二A所示，在一個陣列中之一個自動對準分閘式 快閃記憶細胞元可以利用如下的方法來寫入及讀出：第一

518724 五、發明說明（13) 電壓加到所選擇之細胞元的一條共源導電管線及第二電壓 加到所選擇之細胞元的一條共洩導電管線；第二電壓亦同 時加到與該共洩導電管線同邊的所有共源/洩導電管線及 第一電壓亦同時加到與該共源導電管線同邊的所有共洩/ 源導電管線；以及第三電壓加到所選擇之細胞元的一條字 線及零電壓（接地）加到所有其他的字線上。以寫入而言， 第二電壓係零伏，第一電壓係約3. 3〜5. 0伏，而第三電壓 係比所選擇細胞元之選擇閘電晶體的臨界電壓稍大的電壓 ;以讀出而言，第二電壓係零伏，第一電壓係約1. 0〜1. 5 伏，及第三電壓係約6. 0〜8. 0伏。這裡值得注意的是，讀 出時之第一電壓和第二電壓可以對調。 如圖二C ( a )及圖二C ( b )所示，一個自動對準分閘式快 閃記憶細胞元可以利用兩種方法來擦洗：透過成長於一個 側邊牆的薄氮化熱複晶矽氧化層將儲存於漂浮閘的電子擦 洗至控制閘或透過薄穿透介電層將儲存於漂浮閘的電子擦 洗至共源擴散區。因此，第一電壓約1 0〜1 4伏加到所有共 源導電管線，第三電壓等於零伏（接地）加到一條字元線來 同時擦洗該字線下及鄰近該共源導電管線之細胞元，而第 一電壓接到所有之其他字線及所有之共洩導電管線。利用 相同的方式，第一電壓約1 0〜1 4伏加到所有之共源/洩導 電管線及第三電壓加到所有之字線，一個陣列中的所有細 胞元均可以同時將儲存於漂浮閘的電子擦洗至控制閘。相 似地，第一電壓等於零伏加到所有之共源/洩導電管線， 第三電壓約1 2〜1 8伏加到一條字線上，其他字線加零伏（接

518724 五、發明說明（14) 地），則該字線下及鄰近該共源導電管線之細胞元均可以 同時被擦洗；第一電壓等於零伏加到所有之共源/洩導電 管線及第三電壓約1 2〜1 8伏加到所有之字線，則一個陣列 中之所有的細胞元均可以同時將儲存於漂浮閘的電子擦洗 至控制閘。這裡可以清楚看到，單一極性的單一電壓即可 執行擦洗的步驟。 根據以上的描述，本發明之一個自動對準分閘式快閃 記憶細胞元及其無接點記憶陣列的特色及優點可以歸納如

第18頁 憶更問 記供的 閃提洗 快元擦 式胞度 閘細過 分憶生 準記產 對閃會 動快不 自式且 的閘率 内堆效 列疊入 陣的寫 個列的 一 陣高 之似更 明相及 發去度 本過速 >比出 e C元讀 胞的。 細快題 518724 五、發明說明（15) 現參見圖三A至圖三F，其中揭示製造本發明之一種無 接點自動對準分閘式快閃記憶陣列的一種淺凹槽隔離結構 之製程步驟及其剖面圖。圖三A顯示一個薄穿透介電層3 0 1 形成於一個屬於第一導電型的半導體基板300之上；一個 第一導電層30 2形成於薄穿透介電層301之上；一個第一罩 幕介電層3 0 3形成於第一導電層3 0 2之上；以及複數成形的 (patterned)罩幕光阻PR1置於第一罩幕介電層30 3之上來 定義複數主動區（PR1之下）及複數平行淺凹槽隔離（STI )區 (PR 1之間）。薄穿透介電層3 0 1係一個熱二氧化矽層或一個 氮化（nitrided)熱二氧化石夕層，其厚度係介於60埃和150 埃之間。第一導電層3 0 2係一個摻雜複晶矽層或一個摻雜 非晶矽層且係利用低壓化學氣相堆積（LPCVD)來形成，其 厚度係介於5 0 0埃和1 5 0 0埃之間。第一罩幕介電層3 0 3係一 個氮化石夕層且利用L P C V D來形成，其厚度係介於5 0 0埃和 2 0 0 0埃之間。如圖三A所示，成形的罩幕光阻PR1之寬度及 間距可以利用所使用技術的最小線寬（F )來定義。 圖三B顯示PR1外之第一罩幕介電層303、第一導電層 3 0 2及薄穿透介電層3 0 1均非等向地去除，然後非等向地蝕

第19頁 518724 五、發明說明（16) 刻^，體基板30 0以形成複數淺凹槽（shall〇w trenches) μ w著’去除成形的罩幕光阻PR1 。淺凹槽的深度係介於 川υ 〇埃和8 0 0 〇埃之間。 。、，圖三C顯示平面化場氧化物層3〇4a填滿所形成的空隙 個2面化場氧化物層3 0 4 a係先堆積一個厚氧化層3 0 4於整 >、、構上，然後利用化學—機械磨平法（αρ)將所堆積的厚 二，層3 0 4加予平坦化，並以第一罩幕介電層3〇3a作為磨 一:止層（polishing stop)。平面化場氧化物層3〇“係由 ^虱化矽或磷玻璃（PSG)所組成且利用高密度電漿（high_ ensi_ty plasma) CVD或 CVD來堆積。 莖^ ί — D顯不平面化场氧化物層3 0 4 a經非等向地回蝕約 f —罩幕介電層30 3a的厚度，以形成突出丨“ 乳化物層3 04b。 圖三E顯示第一罩幕介電層3〇3a利用熱磷酸 乾式蝕刻法加予去除。 =三F顯示閘間介電層3 0 5置於由一個突出場氧化物層 ，^個第一導電層3 0 2_交變地形成的一個平坦床上 電ΐ tf:罩幕介電層306置於閘間介電層30 5上。閘間介 化4 Ϊηΐ:個二氧ί ♦層或一個二氧化秒—氣化石夕-二氧 積# 一結構。一氧化矽層係由高溫氧化物（ΗΤ0)來堆 ‘埃Hi複晶石夕氧化層（poly—oxide)，其厚度係介於 =和，之間。：個二氧化石夕—氮…二氧化石夕結構 介電二7〇二化石夕严"度係介於8°埃和20 0埃之間。第二罩幕 電層3 0 6係一個氮化矽層且利用LpcvD來堆積，其厚度係

第20頁 518724 五、發明說明（17) 一 ;ι於3 Op埃和5 〇 〇 〇埃之間。這裡值得強調的是，圖三ρ的 表面相§平坦’以利後續的微線條之微影蝕刻。圖三F之 主動區（F-F’）的剖面圖如圖四a所示。

瑪參考圖四A至圖四r ，其中揭示製造本發明之一種 自動對準分閘式快閃記憶陣列的製程步驟及其剖面圖。圖 四A顯不複數成形的罩幕光阻pR2形成於第二罩幕介電層 3 0 6之上來定義複數虛擬閘區（VGR) (PR2之下）及複數共源 區（CSR)(PR2之間）。一個虛擬（v丨rf ua 1 )閘區的寬度是以 xF來定義’係可以微縮化；一個共源區的寬度可以利用一 個最小線寬F來定義。 圖四B顯示PR2外的第二罩幕介電層3 0 6及閘間介電層 3 〇 5先非等向性地去除，然後突出場氧化物層3 〇 4b經回蝕 至約等於薄穿透介電層3 0 1 a之頂部的水平，接著利用非等 向乾式蝕刻將第一導電層3 〇 2 a去除，然後去除成形的罩幕 光阻P R 2。以自動對準方式跨過薄穿透介電層3 〇丨a佈植摻 雜質於半導體基板300内來形成第二導電型的複數共源擴 政£ 307a。共源擴散區可以是淡換雜（lightly-doped)或 咼摻雜（heavily-doped)。

圖四C顯示薄穿透介電層3 0 1 a利用稀釋的氫氟酸泡浸 末去除’而餘刻的突出場氧化物層亦同時被钱刻來形成由 一個共源擴散區3 0 7a及一個第一蝕平突出場氧化物層3〇4c 所交變地形成的第一平坦床，然後一對第一側邊牆介電墊 <層（s p a c e r ) 3 0 8 a形成於相鄰之虛擬閘區的側邊牆及置於 第一平坦床的一部份表面上。第一侧邊牆介電層3 〇 8 a係先

第21頁 518724 —-_ 五、發明說明（18) 堆積一個介 b a c k )所堆積介$ 於所形成的結構，然後回蝕（e t h丨 係由二氧化Λ3 0 8的厚度來形成。第—側邊 β 虱化矽所組成且利用LPCVD法來堆接）丨電層 層見度係介於2〇〇埃和1 0 0 0埃之間。 隹積’而其墊 圖四D顯示平面化第二導電層3〇9 邊牆介電墊層3〇8〇 pq μ 7成於一對第一側

，一 ☆ 禮之間的間隙且置於第一平扫虑L 1 J 略低於第-導電層繼頂部的水Γ;ΐ:;後 對：：式佈植高劑量的摻雜質於回蝕的第 ：=動 _法堆積，且係、先堆積_個厚的第二/電且層成二用 成的結構上，麩德利田rMD 9於所形 .,nQ ^二、、後利用CMP法平面化所堆積厚的第二 層309，並以第二罩暮介帝 梢尸一祖认3 ^旱眷，丨私層3 0 6a作為磨平停止層。這裡 、于 、疋，回摻雜佈植之回蝕的第二導電層3 0 9 b传作 為一個摻雜質擴散源，以便後續製程中形成一個淺高摻 擴散區3 0 71)於:個共源擴散區3〇7&内（見圖四1))。 一 …一圖四E顯不一個第_金屬矽化物層3丨〇b形成於回蝕 第一導電層3 0 9b之上，然後一個平面化厚二氧化矽層3 1 h 形成於第一金屬矽化物層3l〇b及一對第一側邊牆介電墊層 3 0 8a之上。第一金屬矽化物層31〇b可以利用習知的 ς 準石夕化製程來形成或先堆積一個平面化金屬石夕化物層3ι二 ，然後回蝕所堆積之平面化金屬矽化物層3丨〇 &來形成。 一金屬矽化物層31 Ob係由矽化鎢（WSi2)或高熔點金屬矽化 物組成。平面化一厚二氧化矽^ 3"猻由二氧化矽所組成， 且利用LPCVD或南密度電漿cvd來堆積。

第22頁 518724 五、發明說明（19) 圖四F顯示第二罩幕介電層3 0 6&係利用熱磷酸來加予 去除。 圖四G顯示一對第三側邊牆介電墊層312a形成於去除 之第二罩幕介電層3 0 6a的側邊牆來定義每一個虛擬閘區的 漂、浮間長度◦第三側邊Μ备介電塾層3 1 2 a係由氮化矽所組成 並利用LPCVD法來形成’且係先堆積一個介電層31 2再回姓 所堆積之介電層的厚度來形成°因此’墊層的寬度可以、經 由所堆積之介電層3 1 2的厚度來加予控制且可以製造成: 於所使用技術的最小線寬（F )。 圖四Η顯示位於一 間介電層3 0 5 a及第一導 ’以形成一種陡峭漂浮 (見圖二C(a))，且一對 場氧化物層3 0 4b亦被稍 過薄穿透介電層3 0 1 b佈 形成第一導電型的一個 3 13a至少包含一個淺離 界電壓的調整及一個深 形成抵穿禁止區。 '，％跫ό丄za間的閘 電層3 0 2b循序地非等向性加予去除 ，結構或一種單邊斜角漂浮閘結構 第三側邊牆介電墊層3 1 2a間的突出 許蝕刻。接著，以自動對準方式跨 植摻雜質於半導體基板3 0 0内，二 離子佈植區3 1 3 a。一個離子佈植區 子佈植區（如虛線所標示）以作 離子佈植·(如打…號所乍示為)：； 圖四I顯示位於一對第三側邊牆介電墊層3丨2 a 穿透介電層301b利用稀釋氫a酸泡浸加予去除，然^用 ，磷酸去除所有一對第三側邊牆介電墊層3丨2a。接埶 $化來形成一個閘氧化層314a於半導體基板3〇〇上，一;^ 弟一熱複晶矽氧化層31 5a於第一導電層3〇2c的一個側邊牆

第23頁 518724 五、發明說明（20) ，以及形成一個稍厚閘間介電層3 0 5 c。這裡值得一提的是 ，閘氧化層3 1 4a、第一熱複晶矽氧化層3 1 5a及稍厚閘間介 電層3 0 5 c均可以在笑氣（N 2 0 )環境中加予氮化。第一熱複 晶矽氧化層3 1 5 a的厚度係介於1 5 0埃和3 0 0埃之間，而閘氧 化層3 1 4 a係介於1 0 0埃和2 5 0埃之間。 圖四J顯示平面化第三導電層3 1 6 a填滿相鄰之共源區 間的空隙。平面化第三導電層3 1 6 a可以是由摻雜複晶矽或 金屬材料所組成，而金屬材料係矽化鎢或鎢形成於一個薄 的緩衝金屬層諸如氮化鈦或氮化组之上所組成。

圖四K顯示平面化第三導電層3 1 6 a經回蝕約介於2 0 0 0 埃和4 0 0 0埃之間的深度。 圖四L顯示一對第四側邊牆介電墊層3 1 7 a形成於相鄰 之共源區間的侧邊牆及置於回蝕的平面化第三導電層3 1 6 b 之上。第四侧邊牆介電墊層3 1 7 a係由氮化石夕所組成且利用 LPCVD法來堆積，其墊層寬度係用來定義每一個自動對準 分閘式快閃記憶細胞元的控制閘長度。控制閘長度可以小 於所使用技術的最小線寬F。

圖四Μ顯示位於一對第四側邊牆介電墊層3 1 7 a間之回 蝕的平面化第三導電層3 1 6b經部份的蝕刻後，接著蝕刻突 出場氧化物層至約等於閘氧化層3 1 4 a的頂部水平，再將殘 留的第三導電層非等向地去除。接著，以自動對準方式跨 過閘氧化層3 1 4 a佈植摻雜質於半導體基板3 0 0内，以形成 第二導電型的共洩擴散區3 1 8 a，而共洩擴散區可以是淡掺 雜或高摻雜。

第24頁 518724 五、發明說明（21) 鬧y圖四N顯示位於一對第四侧邊牆介電墊層3 1 7 a之間的 今氧化層3 1 4 a利用稀釋氫氟酸泡浸加予去除，而蝕刻後之 鸯f場氧化物層進一步再度被蝕刻，以形成由一個共洩擴 二區及一個第二蝕平突出場氧化物層3 0 4 e所組成的第二平 ^床，接著一對第二側邊牆介電墊層3丨g a分別形成於控制 閘^的側邊牆上及置於第二平坦床的一部份表面上。第二 =邊牆介電墊層319係由二氧化矽所組成且利用LpcvD法來 圖四0顯示平面化第四 邊牆介電塾層319a間的空隙 第四導電層3 2 0 a係由摻雜複 積0 圖四P顯示平面化第四 間介電層3 0 5 c之頂部的水+ 回钱後的平面化第四導電層 一個第二導電型的淺高摻^ 内的一個摻雜質擴散區。 相似地，一個第二金屬 面化第四導電層320 b之上， 3 2 2a置於第二金屬矽化物屏 層319a之上。 續 導電層3 2 0 a形成於一對第二側 及置於第二平坦床上。平面化 晶石夕所組成且利用LPCVD來堆 導電層3 2 0 a經回蝕至稍低於閘 ’接著佈植高劑量的摻雜質於 3 2 〇b中（未圖示），以作為形成 擴散區31 8b於共洩擴散區318a 石夕化物層3 2 1 b形成於回蝕的平 接著第二平面化厚二氧化矽層 3 2 1 b及一對第二側邊牆介電墊

圖四Q顯示第四側邊牆介 選擇性地去除，接著執行_ _ 個第三金屬矽化物層3 2 3 a於回 電墊層31 7a利用熱磷酸加予 自動對準矽化製程來形成一 餘的平面化複晶石夕層3 1 6 c上

518724 五、發明說明（22) a 。若回㈣平面化第三導電| 316e係前述之吩化鎢 於二個薄緩衝金屬層：亡所級成，第三金屬矽化物層3 的形成則屬不需要。第三金屬石夕化物層3 2 3a係由折^ refractory metal)矽化物所組成，諸如··矽化、丨1 化鎳msl2)、石夕化翻（Ptsr=\Sl2)、石夕化1目（MoSi2)、石夕 W y化舶imi2)或矽化鎢（WSi2)。 化物顯示^面化第五導電層形成於第三金屬石夕 ^ ^ 1 h , ，一個第一連線金屬層3 2 5堆積於所形成 菸^ 一個硬質罩幕層包含一個罩幕介電層3 2 6a 二二固側邊牆介電墊層3 2 7 a所組成的一組硬質罩幕層置 綠=μ連線金屬層3 2 5之上，接著同時成形及蝕刻第一連 爲層3 2 5、平面化第五導電層32“ 、第三金屬矽化物 二綠平面化第三導電層31 6c，以形成與共源/洩導電 ^ ί q9為垂直的複數字線，如圖二B所示。平面化第五導 ^ = 4a係由鎢所組成；第一連線金屬層3 2 5&係由一個 呂’、’s層置於一個障礙金屬層諸如氮化鈦（T丨N)或氮化钽 ^ 之上所組成；以及一個硬質罩幕層係由氮化矽或二 乳化石夕所組成且係利用LPCVD法來堆積。本發明之一種無 接點自動對準分閘式快閃記憶陣列的剖面圖分別揭示於圖 一 至圖一 G ，這裡不再重述。這裡值得強調的是，若共 源/洩導電管線不需要更高的導電性，則第一 /第二金屬 石^化物層31 0b 、321b均可去除；在蝕刻閘間介電層3 0 5b 圖四H )、去除薄穿透介電層3 〇 1 b (圖四I )、及去除閘氧化 層31 4a (圖四N)均會稍微地同時蝕刻第一側邊牆介電墊層

第26頁 518724 五、發明說明（23) ' y 0 8 a及第二厚一氧化矽層3丨丨a，在圖示中均未特別加予標 示^但所形成的平面化形狀不會改變；另外，圖四N中形 成第二f坦床亦會稍微蝕刻第一側邊牆介電墊層308a及第 一厚一氧化矽層311a，但在圖四p所示之第二平面化厚二 氧化矽層3 2 2 a的平面化過程中均可將低於第四側邊牆介電 墊層3 1 7 a的第一側邊牆介電墊層3 〇 8 a及第一厚二氧化矽層 3 11 a再度填平二氧化矽層。

本發明雖然特別以參考所附例子或内涵來圖示及描述 ，但只是代表陳述而非限制。再者，本發明不侷限於所列 之細節，對於熟知此種技術的人亦可瞭解，各種不同形狀 或細節的更動在不脫離本發明的真實精神和範疇下均可加 予製造。

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第27頁 518724 圖式簡單說明 圖一顯示先前技術之一種疊堆閘快閃記憶陣列的簡要 電路圖。 圖二A至圖二G揭示本發明之一種自動對準分閘式快閃 記憶細胞元及其無接點記憶陣列的簡要結構圖，其中圖二 A揭示本發明之一種無接點自動對準分閘式快閃記憶陣列 的簡要電路圖；圖二B揭示本發明之一種無接點自動對準 分閘式快閃記憶陣列的頂視佈建圖；圖二C ( a)揭示一種具 有陡峭漂浮閘結構之自動對準分閘式快閃記憶細胞元的剖 面圖，如圖二B所示之A-A’方向所示；圖二C(b)揭示一種 具有單邊斜角漂浮閘結構之自動對準分閘式快閃記憶細胞 元的剖面圖，如圖二B所示之A-A’方向所示；圖二D揭示 圖二 B所示之B-B’方向的剖面圖；圖二E揭示圖二B所示 之C - C ’方向的剖面圖；圖二F揭示圖二B所示之D - D ’方向的 剖面圖；以及圖二G揭示圖二B所示之E-E’方向的剖面圖。 圖三A至圖三F揭示製造本發明的一種無接點自動對準 分閘式快閃記憶陣列之一種淺凹槽隔離結構的製程步驟及 其剖面圖。 圖四A至圖四R揭示製造本發明的一種無接點自動對準 分閘式快閃記憶陣列之製程步驟及其剖面圖。

第28頁

Claims (1)

1. 518724 六、申請專利範圍 1. 一種自動對準分閘式快閃記憶細胞元，至少包含： 一個屬於第一導電型的半導體基板； 一個細胞元區具有一個主動區和兩個淺凹槽（ST I )隔 離區形成於該半導體基板上並分成三個區域：一個共源區 、一個閘區、及一個共洩區，其中所述之閘區係位於該共 源區和該共洩區之間且其控制閘長係藉形成於該共源區之 一個側邊牆的一個第四側邊牆介電塾層來定義及該淺凹槽 隔離區係填滿一個突出場氧化物層；

   一個屬於第二導電型的共源擴散區以自動對準方式佈 植掺雜質於該共源區之該主動區的該半導體基板内； 一個第一平坦床係由該共源擴散區和鄰近之第一蝕平 突出場氧化物層所組成及一個第一側邊牆介電墊層置於該 閘區的一個側邊牆和置於該第一平坦床的一部份表面上； 一個共源導電層置於該第一側邊牆介電墊層外的該第 一平坦床上及一個第一平面化厚二氧化石夕層置於該共源導 電層和該第一側邊牆介電層之上； 一個屬於第二導電型的共洩擴散區以自動對準方式佈 植換雜質於該共Ά區之該主動區的該半導體基板内，

   一個第二平坦床係由該共洩擴散區和鄰近之第二蝕平 突出場氧化物層所組成及一個第二側邊牆介電墊層置於該 閘區的另一個側邊牆和置於該第二平坦床的一部份表面上 ， 一個共洩導電層置於該第二側邊牆介電墊層外的該第 二平坦床上及一個第二平面化厚二氧化矽層置於該共洩導

   第29頁 518724 六、申請專利範圍 電層和該第二侧邊牆介電墊層之上；以及 一個自動對準分閘式結構形成於該閘區且有一個平面 化控制閘置於其頂部並分成兩個次區域：一個漂浮閘區位 於該共源區旁及一個選擇閘區位於該共洩區旁，其中所述 之漂浮閘區至少包含一個漂浮閘電晶體形成於一個薄穿透 介電層之上且其漂浮閘長藉形成於該共源區之該側邊牆的 一個第三侧邊牆介電墊層來定義及該選擇閘區至少包含一 個選擇閘電晶體形成於一個閘介電層之上。 2. 如專利申請範圍第1項所述之自動對準分閘式快閃記憶 細胞元，其中所述之漂浮閘係蝕刻成一種陡峭側邊牆或一 種單邊斜角側邊牆並有一個閘間介電層置於其頂部和一個 氮化熱複晶矽氧化層形成於其側邊牆，而該氮化熱複晶矽 氧化層可以作為擦洗儲存於該漂浮閘的電子至該平面化控 制閘的一個穿透介電層。 3. 如專利申請範圍第1項所述之自動對準分閘式快閃記憶 細胞元，其中所述之共源/洩導電層係由摻雜複晶矽所組 成且更進一步佈植高劑量的摻雜質來作為形成一個第二導 電型之高摻雜擴散區於該共源/洩擴散區内的一個摻雜質 擴散源；該共源/洩導電層係覆蓋有一個第一 /第二金屬 石夕化物層。 4. 如專利申請範圍第1項所述之自動對準分閘式快閃記憶

   518724 六、申請專利範圍 細胞元，其中一個離子佈植區係置於該閘介電層之下且至 少包含一個屬於第一導電型的淺離子佈植區以作為臨界電 壓的調整及一個屬於第一導電型的深離子佈植區以形成一 個抵穿禁止區。

   5. 如專利申請範圍第1項所述之自動對準分閘式快閃記憶 細胞元，其中所述之第一 /第二側邊牆介電墊層係由二氧 化矽所組成且利用低壓化學氣相（LPCVD)法來形成；該第 三/第四側·邊牆介電墊層係由氮化矽所組成且利用L P C V D 、法來堆積。 6. 如專利申請範圍第1項所述之自動對準分閘式快閃記憶 細胞元，其中所述之共源/洩擴散區係一個淡摻雜擴散區 、一個中度摻雜擴散區、或一個高摻雜擴散區。 7. 如專利申請範圍第1項所述之自動對準分閘式快閃記憶 細胞元，其中一個金屬層置於該第一平面化厚二氧化矽層 、該平面化控制閘、及該第二平面化厚二氧化矽層之上且

   ，經由一個罩幕介電層置於該主動區之上方及其兩個侧邊牆 介電墊層來成形並同時蝕刻該金屬層及該平面化控制閘以 形成與該共源/洩導電層互為垂直的一條字線；該罩幕介 電層及該兩個側邊牆介電墊層係由氮化矽或二氧化矽所組 成且利用LPCVD法來堆積。

   第31頁 518724 六、申請專利範圍 8. —種無接點自動對準分閘式快閃記憶陣列的電路架構， 至少包含： 複數共源導電管線及複數共洩導電管線平行地和交變 地排列； 複數自動對準分閘式快閃記憶細胞元排列於該共源導 電管線及該共洩導電管線之間，其中所示之共源/洩導電 管線係與每一個行之該自動對準分閘式快閃記憶細胞元的 共源/洩擴散區電氣地連結；以及 複數字線與複數共源/洩導電管線互為垂直地排列， 其中所述之複數字線的每一條係與每一個列之該自動對準 分閘式快閃記憶細胞元的複數控制閘電氣地連結。 項所 8 中 第 其第 圍，巳，請 庫構申 青才 Μ架利 申 J路專 W電如 口的係 彡列元 9陣胞 憶細 記憶 閃記 快閃 式快 閘式 分閘 準分 對準 動對 ^一»動 之自 述之 所述 構 結 之 述 所 項 1 0 .如專利申請範圍第8項所述之自動對準分閘式快閃記憶 陣列的電路架構，其中所述之自動對準分閘式快閃記憶細 胞元係利用一種方法來寫入及讀出，該方法至少包含： 接第一電壓至該自動對準分閘式快閃記憶細胞元的該 •共源導電管線及第二電壓至該自動對準分閘式快閃記憶細 胞元的該共洩導電管線，其中所述之第二電壓亦接至與該 共洩導電管線同一邊之其他共源/洩導電管線及該第一電 壓亦接至與該共源導電管線同一邊之其他共洩/源導電管

   第32頁 518724 六、申請專利範圍 之 元 胞 細 意 記 閃 快 式 閘 分 準 對 該 與 至 壓 三 及第 以接 線 字 他 其 至 接 壓 地 (# 零 中 其 線 字 條 1 之 結 4gc 閘 制 控。 該線 11.如專利申請範圍第1 0項所述之自動對準分閘式快閃記 憶陣列的電路架構，其中所述之第一電壓係約3. 3〜5. 0伏 ，該第二電壓係零伏（接地），而該第三電壓係比該自動對 準分閘式快閃記憶細胞元中之選擇閘電晶體的臨界電壓稍 大，以執行寫入；該第一電壓係零伏，該第二電壓係約1. 0〜1. 5伏，而該第三電壓係約6 . 0〜8 · 0伏，以執行讀出。 1 2 .如專利申請範圍第8項所述之自動對準分閘式快閃記憶 陣列的電路架構，其中所述之自動對準分閘式快閃記憶細 胞元係利用一種方法來擦洗，該方法至少包含： 接第一電壓至所有之該共源導電管線及第三電壓至一 條字線以擦洗該共源導電管線之鄰近及該字線下的該自動 對準分閘式快閃記憶細胞元，其中所述之第一電壓亦接至 其他的字線及所有之該共洩導電管線；以及 接第一電壓至所有之該共源導電管線及第三電壓至所 有之該字線以擦洗該陣列之所有的該自動對準分閘式快閃 記憶細胞元，其中所述之第一電壓亦接至所有的該共洩導 電管線。

   II! I 1 ! 1 I 1 II 第33頁 518724 六、申請專利範圍 1 3.如專利申請範圍第1 2項所述之自動對準分閘式快閃記 憶細胞元的電路架構，其中所述之第一電壓係約1 0〜1 4伏 及該第三電壓係零伏（接地），以擦洗儲存於漂浮閘的電子 至該共源導電管線；該第一電壓係零伏（接地）及該第三電 壓係約1 2〜1 8伏，以擦洗儲存於漂浮閘的電子至該控制閘 1 4. 一種無接點自動對準分閘式快閃記憶陣列，至少包含

   一個屬於第一導電型的半導體基板； 複數平行淺凹槽隔離（ST I )區及複數主動區交變地形 成於該半導體基板上，其中所述之複數平行淺凹槽隔離區 的每一個係填滿一個突出場氧化物層及該複數主動區的每 一個係填滿一個漂浮閘層形成於一個薄穿透介電層之上； 複數虛擬閘區及複數共源管線區交變地形成於該半導 體基板上且與該複數平行淺凹槽隔離區相互垂直，其中所 述之複數虛擬閘區係由一個罩幕光阻步驟來定義且因而可 微縮化；

   屬於第二導電型的複數共源擴散區以自動對準方式沿 著該複數共源管線區佈植摻雜質於該複數主動區的該半導 體基板内； 一個第一平坦床形成於該複數共源管線區的每一個且 交變地由該共源擴散區及一個第一蝕平突出場氧化物層所 組成，其中一對第一侧邊牆介電墊層分別置於鄰近之該虛

   第34頁 518724 六、申請專利範圍 上第 面個 表一 份含 部包 一 少 的至 床下 坦而 平上 一由 第個 該一 及每 牆的 邊區 側線 個管 一源 每共 的數 區複 閘該 擬而 個邊 一側 及一 層第 塾對 電該 介於 牆置 侧線 一 管 第電 對導 該源 於共 置該 層而 矽， 化上 氧線 二管 厚電 化導 面源 平共 RT it口 邊 側 個 1 每 的 區 閘 ;擬 上虛 床該 坦於 平位 一區 第間 該分 的準 間對 之動 層自 墊個 電 一 介 牆 之的 述牆 所邊 中側 其個 ，一 間之 之區 區線 閘管 分源 準共 對該 動於 自成 該形 於由 位係 區區 洩閘 共分 個準 一對 及動 份自 該 :於 域位 區區 次閘 個擇 兩選 成個 分一 區及 且旁 義區 定線 來管 層源 墊共 電該 介於 牆位 邊區 側閘 四浮 第漂 個個 且每 義的 定體 來晶 層電 墊閘 電浮 介漂 牆數 邊複 側該 三而 第， 由體 係晶 區電 閘閘 浮浮 漂漂 該數 •，複 旁含 區包 洩少 共至 - 於 成 形 個 一 閘 擇 選 數 複 電複 介該 透而 穿’ 薄體 個晶 擇 選 該 及 上 之 層 體 晶 電 閘 擇 選 數 含成 包形 少個 至一 區每 閘的 變 交 且 個- 每 的 區 、、/ 共 數 複 該 於 成 •，形 上床 之坦 層平 電二 介第 閘個 個一 - 於 成對 組動 所自 層該 物之 化近 氧鄰 場於 出成 突形 平係 #層 二塾 第電 個介 一牆 及邊 區側 散二 擴第 洩對 共一 該中 由其 地， 牆區 邊¾ 侧共 個數 一複 每該 的而 區， 閘上 分面 準表 床 坦 平 二 第 該 於 置 及 上 少 至 下 而 上 由 個 1 每 的 份個 部一 一含 及二 層第 墊對 電該 介於 牆置 *5^ 係 侧線 二管 第電 對導 該洩 於共 置該 層而 碎， 化上 氧線 二管 厚電 化導 面洩 平共 二個 第 一 數 複 該 與 並 及方 以上 ;的 上區 床動 坦主 平數 二複 第該 該於 的置 間地 之變 層交 塾線 電字 介數 牆複 邊 側

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   V 第35頁 518724 六、申請專利範圍 共源/洩導電管線相互垂直且與沿著該複數主動區的該平 面化控制閘電氣地連結，其中所述之複數字線的每一條係 由一個金屬層與該平面化控制閘連結並經由一個罩幕介電 層置於該主動區的上方及其兩個侧邊牆介電墊層來同時成 形及餘刻。 1 5.如專利申請第1 4項所述之無接點自動對準分閘式快閃 記憶陣列，其中所述之複數漂浮閘電晶體之該漂浮閘係由 形成於該共源管線區之一個側邊牆的該第三側邊牆介電墊 層來定義以形成一種陡峭側邊牆或一個單邊斜角側邊牆的 漂浮閘，而該漂浮閘有一個閘間介電層置於其頂部及一個 氮化熱複晶矽氧化層形成於其側邊牆。 1 6.如專利申請第1 4項所述之無接點自動對準分閘式快閃 記憶陣列，其中所述之共源/洩導電管線係由摻雜複晶矽 所組成且利用低壓化學氣相堆積（LPCVD)法來形成並進一 步佈植高劑量摻雜質以作為形成一個屬於第二導電型的淺 高摻雜擴散區於該共源/洩擴散區内的一個摻雜質擴散源 ，而該共源/洩導電管線係覆蓋有第一 /第二金屬矽化物 層。 1 7.如專利申請第1 4項所述之無接點自動對準分閘式快閃 記憶陣列，其中所述之共源/洩擴散區係一個淡摻雜擴散 區、一個中度摻雜擴散區、或一個高摻雜擴散區。

   518724 六、申請專利範圍 1 8.如專利申請第1 4項所述之無接點自動對準分閘式快閃 記憶陣列，其中一個離子佈植區係置於該閘介電層之下且 至少包含一個屬於第一導電型的淺離子佈植區以作為臨界 電壓調整之用及一個屬於第一導電型的深離子佈植區以形 成一個抵穿禁止區。 1 9.如專利申請第1 4項所述之無接點自動對準分閘式快閃 記憶陣列，其中所述之金屬層係一個鋁層或一個銅層形成 於一個障礙金屬層之上所組成；該罩幕介電層及該兩個側 邊牆介電墊層係由二氧化矽或氮化矽所組成且利用LPCVD 法來形成。 2 0.如專利申請第1 4項所述之無接點自動對準分閘式快閃 記憶陣列，其中所述之第一 /第二側邊牆介電墊層係由二 氧化矽所組成且利用LPCVD法來形成；該第三/第四側邊 牆介電墊層係由氮化矽所組成且利用LPCVD法來形成。

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