TW515047B - Decoupling capacitors and methods for forming the same - Google Patents

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Description

經濟部智慧財產局員工消費合作社印製 515047 A7 —一 ____B7___ 五、發明說明（） 發明領域： 本發明係有關於一種積體電路，特別是有關於一種積 體電路中的解耦電容（decoupling capacitor)及其形成方 法。 發明背景： 形成在絕緣層上矽（silicon-on-insulator, SOI)基材上 之互補式.金氧半導體（complementary metal-oxide-semiconductor，CMOS)電路，與形成在塊狀基材上之互補 式金氧半導體電路比較起來，前者具有較佳的效能，這是 因為後者之絕緣層上矽元件具有較低之之接合電容以及 較南的元件間切換速度。此種較佳的效能係由於主動電路 與基材間之電性絕緣（例如藉由埋藏氧化層）。 一旦使用絕緣層上矽基材會改善CMOS電路的切換 特性，但其亦並非全然只有好處◊舉例來說，與形成在塊 狀基材上的元件比較起來，絕緣層上矽基材的元件具有較 高的二極體電阻與較低之導熱散熱性，以及在電源線與接 地之間有極低的晶圓上（Ο η · c h i p)解搞電容。對絕緣層上石夕 基材的元件來說，靜電放電保護（electrostatic discharge， ESD)的品質也是較低的（這是由於高二極體阻抗與低熱導 性）。此外，對絕緣層上矽基材的元件來說，晶圓上雜訊 與輸入/輸出雜訊亦是較大的（這是由於較低之晶圓上解搞 電容）。 對絕緣層上矽CMOS技術之靜電放電保護資料，記載 第3頁 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ----------- —i—丨丨丨訂----1—線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作杜印製 515047 A7 ---------------B7____ 五、發明說明（） 在美國專利申請案第09/3 34,078號，1 999年6月16曰提 申（IBM又件號BU9-98-213)。然而，對高解耦電容之要求 仍是一未解決的課題。 發明目的及概淡：_ 為了克服習知對高解耦電容之要求，本發明提供一種 解轉電容及其形成方法，其具有一高摻雜體區域，其可減 低RC時間常數（增加元件提供解耦電容的切換速率），以 及允终解鶴電容佔有較小的幾何面積（增加電路密度）。 在本發明之第一技術態樣中，解耦電容可形成於一包 括第一和第二型FET(例如p通道和n通道）的共同基材 上，其包括複數個植入步驟，以形成第一和第二型FET的 摻雜通道和擴散區。解耦電容的形成步驟包括在通道摻雜 植入於通道區後，形成羞晶層（epitaxial layer)於至少一第 一型FET的通道區之上。然後，閘極氧化層形成於磊晶層 上，以及閘極形成於閘極氧化層上。一施於基材上之第一 型FET的擴散植入步驟，係被遮罩住而不會植入至少一第 一型FET中；以及一施於基材上之第二型FET的擴散植 入步驟，反之不會被遮罩住而植入至少一第一型FET中。 至少一第一型 FET的通道區與擴散區形成電容的一終 端，而閘極形成電容的另一終端。 在本發明之第二技術態樣中，解耦電容的形成方法包 括形成一軸心層（mandrel layer)於基材上。以及在軸心廣 中形成開口，並在開口中植入第一型摻雜離子。然後，在 第4頁 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ----一丨丨一-----#^i— (請先閱讀背面之注音？事項再填寫本頁) 訂·- •線一 515047 經濟部智慧財產局員工消費合作社印製 A7 五、發明說明（） 問極開口中形成磊晶層，在磊晶層上形成絕緣層，以及在 開口中絕緣層上形成閘極。之後，去除軸心層，以及第一 型摻雜物擴散入基材中，鄰接基材中透過開口的第一型摻 雜物。在此步驟中，第一型摻雜物亦會擴散入閘極中。此 具有第一型摻雜物的基材包括有電容的第一終端，而閘極 包括有電容的另一終端。 為使本發明之上述和其他目的、特徵、和優點能更明 顯易懂，下文特舉一較佳實施例，益配合所附圖式，作詳 細說明如下。 圖式簡單說明： 第1圖為本發明解耦電容之側視示意圖； 第2A圖至第2E圖為對應第1圖所示本發明解耦電容之來 成流程的側視示意圖； 第3A圖為在一已形成p通道MOSFET(金氧半場效電晶 體）（PFET)於PFET區域302中，以及已形成η通道 MOSFET(NFET)於NFET區域304中之後續步驟的 側視示意圖； 第3 B圖為利用第一光阻層遮罩η +源極/沒極以避免n +離 子擴散植入第3 A圖NFET區域的絕緣半導體區域 中的遮罩（blocking)步驟側視示意圖；以及 —\圖為利用第二光阻層遮罩P +源極/汲極以避免P+離 擴散植入第3A圖PFET區域的絕緣半導體區域 遮罩步驟側視示意圖。 第5頁 --------------------i 訂---------線 f請先閱讀背面之注意事項再填寫本頁} 515047 A7 _B7 五、發明說明（） 經濟部智慧財產局員工消費合作社印製 圖號對照說明： 100 解耦電容 102 絕緣半導體區域 104 基材 106 絕緣層 108 渠溝 110 塊狀矽區域 1 12 閘極 1 14 通道區域 1 16 體區域 1 18 第一擴散區 120 第二.擴散區 122 蠢晶層 124 閘極氧化層 126 閘極金屬層 128 第一金屬矽化物接觸層 130 第二金屬矽化物接觸層 134 第三金屬矽化物接觸層 132 第一間隙壁 136 第二間隙壁 200 轴心層 202 表面 204 閘極開口 206 犧牲氧化層 208 第一間隙壁 210 第二間隙壁 212 第一閘極導電層 214 軸心層200的上表面 216 第三間隙壁 218 第四間隙壁 302 PFET區域 304 NFET區域 306 第一光阻層 308 第二光阻層 第6頁 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） Μ 5047 Α7
發明詳細說明： 第1圖係繪示本發明一解耦電容100之側視示意圖。 此解耦電容100包括一形成在基材1〇4中的絕緣半導體區 域102。基材104最好為一絕緣層上硬（s〇I)基材，其中複 數個由半導體材料構成的島（形成複數個半導體區域1〇2) 係藉由其下的絕緣層1 以及環繞的渠溝丨08(例如淺渠溝 (sti)區域）彼此作電性絕緣。在s〇I絕緣層1〇6與渠溝ι〇8 中的絕緣物質係傳統的二氧化矽，絕緣層上矽（s〇I)基材的 製造方法可以是任何已知的絕緣層上矽（s〇I)基材製造技 術。 凊參照第1圖，絕緣半導體區域丨02分布在絕緣層 1 0 6上，而絕緣層1 〇 6分布在塊狀硬區域1 1 〇上。絕緣半 導體區域102與基材1〇4之塊狀矽區域u〇之間藉由絕 緣層106而絕緣。絕緣半導體區域1〇2亦可以利用三井 技術（triple well technology)來製造，此三井技術係由多 重ρ-η接面來提供絕緣效果。 本發明解棋電容100更包括一閘極丨12，其形成在通 道區域114(由虛線顯示）上，此通道區域η4位於絕緣半 導體區域102之體區域116中。解耦電容1〇〇還包括第一 與第二擴散區118、120,其形成在絕緣半導體區域1〇2 中與體區域1 16(body region)接觸處。其中，體區域丨16、 弟一與弟一擴散區118、120都有相同之導電型（例如為ρ 型，當然η型也可以）。 請繼續參照第2 Α圖至第2 Ε圖，閘極結構1丨2最好包 第7頁 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐1 --------- (請先閱讀背面之注意事項再填寫本頁) ---------訂---------線一 經濟部智慧財產局員工消費合作社印製 -I*. 515047 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（） 括一爲晶層122(epitaxial layer)、一閘極氧化層124、一 閘極金屬層126(最好為複晶矽層126)以及一第一金屬石夕 化物接觸層1 2 8。其中，磊晶層1 2 2係形成在通道區域1 1 4 上，閘極氧化層124形成在磊晶層122上，閘極金屬層126 形成在閘極氧化層124上，以及第一金屬矽化物接觸層 128形成在閘極金屬層126上。第二金屬硬化物接觸層130 最好形成在第一擴散區118上，且被閘極結構112用第一 間隙壁132(spacer)分開（例如是氮化物或氧化物）。第三金 屬矽化物接觸層134最好形成在第二擴散區120上，且被 閘極結構1 1 2用一第二間隙壁1 3 6分開。至於形成本發明 解耦電容1 00的較佳製程，以及所採用之各種不同材料的 特徵（例如厚度、摻雜濃度、導電型等等），都會在後面有 詳盡地敘述。 欲提供本發明之解耦電容1 00，將第一端電壓（例如接 地端）耦合至體區域Π6、第一擴散區 Π8與第二擴散區 120(例如藉由第二金屬矽化物接觸層130以及第三金屬矽 化物接觸層134)。再將第二端電壓（例如VD0端）耦合至閘 極結構112(例如藉由第一金屬矽化物接觸層128)。所以， 體區域116、第一擴散區118與第二擴散區120會形成解 耦電容1 00之一終端，而閘極結構1 1 2會形成解耦電容1 〇〇 之第二終端。以下會更進一步說明到，本發明之體區域Π 6 不同於傳統NFET解耦電容之體區域，因為此體區域116 具有較低之阻抗值，以致於解耦電容1 00之RC時間常數 較小以及切換速度較高。比起傳統NFET解耦電容（其需要 第8頁 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----------------------------線 (請先閱讀背面之注意事項再填寫本頁) 515047 A7 B7 五、發明說明（） 較大的表面區域以補償高的體阻抗），本發明解轉電容i 〇 〇 具有較高的操作速度，因而有效地降低了解耦電容丨〇〇所 需之表面區域。此外，由於閘極氧化層1 24係形成在蟲晶 層122上’而不是形成在通道區域Π4上，使得閘極氧化 層1 24可保持較佳的品質（例如相對於傳統的埋藏電阻器 (buried resistor, BR)，其電容的閘極是直接形成在植入區 域之上）。 第2 A.圖至第2 E圖係纟會示形成本發明解隸電容1 〇 〇 之流程步驟的剖面示意圖。本發明解搞電容1 〇 〇之形成步 驟相似於自動對準動態啟始CMOS元件（self-aligned dynamic threshold CMOS device)之形成步驟，此形成步驟 係描述於美國專利申請號09/1 57,691(申請曰為ι 998年9 月1曰）中（IBM文件號BU9-97-229)(此份文件完整附於參 考資料中）。可以理解的是，本發明解耦電容丨〇〇可以利 用任何的已知製程來形成（例如非自動對準製程）。 首先’請參照第2 A圖’本發明解搞電容1 〇 〇之形成 步驟可以開始於沉積一軸心層2 0 0於絕緣半導體區域！ 〇 2 的表面2 0 2上。以較佳的情況而言，軸心層2 〇 〇包括沉積 氮化矽，且沉積厚度約在200nm左右。 在軸心層200形成之後，一閘極開口 2〇4會藉由定 義與蝕刻形成於軸心層200中。在軸心層2〇〇中的閘極 開口 2 0 4係用以足義閘極結構1 1 2的位置以及在之後的 製程步驟中用以保持後續所有閘極結構1 1 2的元件可以 對準於此位置。閘極開口 204的形成方式可以是任何傳 第9頁 (請先閱讀背面之注意事項再填寫本頁) 衣--------訂---------線‘ 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 L. 515047 A7
經濟部智慧財產局員工消費合作社印製 五、發明說明（） 統的技#，例如光阻與蝕刻。 在閘極開口 204形成之後，一犧牲氧化層2〇6會形成 (例如沉積）在閘極開口 2〇4之中，用以保護暴露的表面 202。然後以傳統方法加入與蝕刻一間隙壁材料（例如複晶 矽）’以在圍繞閘極開口 2〇4的内壁形成第一和第二間隙 壁208與210。此第一和第二間隙壁2〇8與21〇會使得閘 極開口 204的寬度變得較狹窄，本發明亦可不提供此間隙 壁結構。 在閘極開口 204加入上述第一和第二間隙壁2〇8與 210之後’南摻雜之體區域116(有通道區域114在其中） 會形成在閘極開口 204中’最好是利用在90keV下植入濃 度約101:>/cm2的硼離子。由實施例顯示，高摻雜之體區域 1 1 6係一具有低阻抗的p +區域。此低阻抗可減少本發明解 耦電容1 00的電阻，因此，可增加本發明解耦電容丨〇〇的 切換速率。 若是有提供第一和第二間隙壁208與210的話，其會 減少閘極開口 204的寬度，而使得高摻雜體區域1 1 6的寬 度小於閘極開口 204的寬度。所以，不管閘極開口 204如 何狹窄，第一和第二間隙壁208與210最好使得高摻雜體 區域1 1 6的寬度剛好足夠直接鄰接到第一擴散區1 1 8與第 二擴散區1 20(形成方式如下所述）。此種直接的接觸可保 證在第一與第二擴散區118、120以及體區域116之間有 一低阻抗路徑，以及降低整體之本發明解耦電容1 00的電 阻。體區域116與第一和第二擴散區118、120的接觸如 第10頁 紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐一 ------------—-----^--------- (請先閱讀背面之注意事項再填寫本頁) 五 經濟部智慧財產局員工消費合作社印製 A7 發明說明（） 弟1圖所示。 基材104中之半導體區域i 〇2與其他鄰接的半導體區 域（如下所述），係藉由其下的絕緣層1 06和其側邊的渠溝 1 〇 8而互相絕緣。以較佳的情況而言，氧化渠溝丨〇 8的形 成方式是傳統的淺渠溝絕緣（shallow trench isolation，STI) 技術。 請參照第2B圖，其顯示在數個額外的形成步驟之後 的本發明解耦電容1〇〇。在高摻雜p +體區域丨16形成之 後’會去除掉第一和第二間隙壁208與210以及犧牲氧 化層206。雖然為了在植入時保護絕緣半導體區域1〇2 的表面202而形成上述犧牲氧化層2〇6，但是，此犧牲氧 化層2 0 6的形成是選擇性的。 在去除犧牲氧化層206之後，在閘極開口 204中形成 一 P型或η型層，其最好是在低溫下以磊晶成長形成之單 晶矽（例如磊晶層122),於是在高摻雜ρ +體區域U6上形 成一低摻雜矽區域。在本發明之較佳實施例中，磊晶層^ U 係在溫度約5〇〇r下以磊晶成長至厚度約25nm且濃度約 之101 5cin-3的p型摻雜區。上述厚度與濃度之選擇係以 所欲得到之啟始電壓（thresh〇ld v〇ltage)為根據，通常約為 250 mV。接著，對暴露之矽進行氧化作用或是進行沉積 法，在磊晶層！22上形成一絕緣層（形成閘極絕緣層 204)(例如為氮化矽或是氮化矽/二氧化矽堆疊層等）。句 在形成閘極氧化層124之後，在閘極氧化層124盥軸 心層_上沉積第一閑極導電層212。此第一閑極導電層 第11頁 私紙張尺度_中關家標準(⑶S)A4規格（2ΐ〇χ1 ------------—-----訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 515047 A7 ---------___ 五、發明說明（） 2 1 2之儿積厚度係大約大於轴心層綱@ 2〇%，以致可以 填滿閘極開口 204。第2B圖顯示沉積第一閘極導電層212 後之本發明解耦電容100,其材料可以是不掺雜之複晶 矽，η型複晶矽或是抗熱材料，例如鎢。 在形成第一閘極導電層21之後，以軸心層2〇〇作為 蚀刻，·.；止層進行一化學機械研磨法（chemical_mechanical polishing，CMP)以平坦化本發明之解耦電容1〇〇。上述形 成之平坦化表面，其高度約與軸心層2〇〇的上表面214同 南，而暴露出已填滿第一閘極導電層2丨2之閘極開口 204(例如以致於形成複晶矽層U6)，如第2c圖所示。然 後，去除軸心層200，暴露出閘極結構i 12，如第2D圖所 示。 在形成第2D圖之閘極結構n 2之後，第一擴散區i i 8 與第二擴散區120會形成在閘極結構112相對的兩側。值 得注意的是’在閘極結構1 1 2的外圍會加入間隙壁材料並 進行傳統的蝕刻製程，以形成第三和第四間隙壁2丨6與 218(也就是第1圖的間隙壁丨32與13 6)。正如第一和第二 間隙壁208與210 —樣，第三和第四間隙壁2丨6與218也 是選擇性的。 在弟二和第四間隙壁2 1 6與2 1 8形成且鄰接閘極結構 1 12之後，最好是在90keV下進行植入濃度約1〇i5/cm2的 硼離子植入法，以形成第一擴散區118與第二擴散區 1 2 0。在此步驟時’刪離子也同時擴散入問極結構1 1 2中。 如實施例所顯示的，第一與第二擴散區1 1 8和1 2 0均為高 第12頁 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ---------------.-----^---------^ (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 515047 A7 -------B7__ 五、發明說明（） 才參雜的Ρ型區域’其具有相對低的阻抗。第一與第二擴散 區118和120與高摻雜體區域116接觸。因此，藉由上述 第一擴散區118、第二擴散區12〇與高摻雜體區域η6, 而形成了本發明解耦電容1〇〇之一低阻抗的「第一終端」。 值得注意的是，假如提供第三和第四間隙壁2 1 6與 218的活，其最好窄到第一擴散區118與第二擴散區120 直接鄰接體區域U6,如第丨圖所示。其他影響第一擴散 區118與第.二擴散區12〇鄰接體區域116的因素包括植入 角度、植入深度，或是擴散驅入（drive-in)的熱循環等。 當閘極材料為摻雜之複晶矽時，最好提供一傳統的矽 化金屬製程，其選用適當的金屬，例如鈦或鈷，沉積在整 個第一與第二擴散區1 1 8和1 20以及閘極結構丨丨2的表 面。然後會加熱此沉積的金屬，傳統係在7 〇 〇 π的溫度下， 以及藉由化學蝕刻法將未反應的金屬選擇性地去除掉。於 是形成第一金屬矽化物接觸層128、第二金屬矽化物接觸 層130與第三金屬矽化物接觸層134。 上述製程亦可以藉由修改CMOS製程（例如前面提過 之美國專利申請號09/1 57,69 1，申請日為1 998年9月！ 曰，IBM文件號BU9-97-229)而輕易地實施出來。舉例來 說’第3A圖顯示一基材300，其中已形成一 p通道 MOSFET(PFET)在一 PFET區域302中，以及形成一 n通 道 MOSFET(NFET)在一 NFET 區域 304 中。基材 3〇〇 為一 絕緣層上矽（soi)基材，其具有設置於絕緣層1〇6上之絕緣 半導體區域102。而絕緣層1〇6依序設置於塊狀碎區域ιι〇 第13頁 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）----------------------- ♦ Γ 良 Mmmmw mmm— i n n βΒϋ an —ϋ ϋ 1 ί « n fli 11 emmmw i n n 】rJ· n ammmmm 1 n ϋ n I (請先閱讀背面之注意事項再填寫本頁) 515047
經濟部智慧財產局員工消費合作社印製 五、發明說明（） 上。PFET區域302與NFET區域3〇4係藉由絕緣渠溝1〇8 與其下之絕緣層1 0 6來作電性絕緣。 顯示於第3A圖的製程步驟包括，在NFET區域3〇4 中形成一 P +體區域Π6與一第一閘極結構112(如前所 述），以及在PFET區域302中形成一 n +體區域U6與一 第二閘極結構112。為了形成一 PFET於pFET區域3〇2 中，討源極區與P+汲極區會藉由p +擴散植入法形成於 PFET區域.3 02的絕緣半導體區域102中（一但nfet區域 304的絕緣半導體區域102被罩幕遮罩或鎖定住）。以及為 了形成一 NFET於NFET區域304中，…源極區與n+^極 區會藉由n +擴散植入法形成於NFET區域3〇4的絕緣半導 體區域102中（同樣地PFET區域302的絕緣半導I#區域 102被罩幕遮罩或鎖定住）。然而，根據本發明，一「n + 型」之解耦電容100會成於PFET區域302中，藉由…擴 散植入（傳統上就是形成n+源極區與n+汲極區的n +擴散 植入法）進PFET區域302的絕緣半導體區域1〇2中，此時 需遮罩（bioeking)欲形成於PFET區域302的絕緣半導體區 域102中p+源極區與p+汲極區的p +擴散植入。相同地， 一「p +型」之解耦電容100會成於NFET區域304中，藉 由p +擴散植入（傳統上就是形成p+源極區與P+;及極區的 P +擴散植入法）進NFET區域304的絕緣半導體區域 中，此時需遮罩欲形成於NFET區域304的絕緣半導體區 域102中源極區與n+汲極區的n +擴散植入。第3B圖 與第3C圖顯示此種遮罩步驟，其中一第一光阻層3〇6遮 第u頁 本紙張尺度適用中國國家標準（CNS)A4規格（21G X 297公釐)' ---- -------------—.—丨丨—訂---------線 (請先閱讀背面之注音？事項再填寫本頁) J 丄 / 五、發明說明（） 罩源·極/汲極擴散植入進 匕丄R域3〇4的絕緣半導體 區域102中（第3B圖），以万 ^ 固）以及一罘二光阻層308遮罩p +源 極/汲極擴散植入進PFET區域30? aa 4 JU2的絕緣半導體區域102 中（第3C圖）。以較佳的情況 尽發明「n +型」和「p + 型」之解耦電容1 00係加上如前 上如則述弟2E圖之金屬矽化物 接觸層。 综上所述，雖然本發明已以一 牧住貫他例揭露如上， 然其並非甩以限定本發明，任何孰 …吞此枝蟄者，在不脫離 本發明之精神和範圍内，當可作各種之更動與潤飾，因此 本發明之保護範圍當視後附之申請專利範固所界定者為 準。 ml — — — — ·11-111--^ -------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 第15頁

Claims (1)

  1. A8 B8 C8 D8 ¥ 月 日條正/史止/蒱无剛冲號蔚膝W年？月您 、申請專利範圍 1. -種形成第-和第二型FET在—共同基材上的製程，該 製私包括複數個植入步驟，以形成該第一和第二型FET (請先閲讀背面之注意事項再填寫本頁) 的複數個摻雜通道和複數個擴散區，一改進形成一電容 之處至少包含下列步驟： 在一通道摻雜物植入於至少一該第一型FET的通道 區後’形成一磊晶層於至少一該第一型Fet的通道區之 上； 形成一閘極氧化層於該磊晶層上； 形成一閘極於該閘極氧化層上； 遮罩住至少一該第一型FET，使得一擴散植入步驟 不會施於該共同基材上之該第一型FET ;以及 不遮罩住至少一該第一型FET，使得一擴散植入步 驟施於該共同基材上之該第二型FET上，其中該至少一 第一型FET的通道區與擴散區形成該電容的一終端，而 該閘極形成該電容的另一終端。 2. 如申請專利範圍第1項所述之製程，其中該第一型FET 包括由含有一 NFET與一 PFET的群組中選出之一 FET 〇 經濟部智慧財產局員工消費合作社印製 3 .如申請專利範圍第1項所述之製程，更包括在植入該通 道摻雜物之前，形成一犧牲氧化層於該通道區上。 4 ·如申請專利範圍第1項所述之製程，更包栝在植入該通 第16頁 本紙張尺度適用中國國家標準(CNS)A4規格(21〇χ297公复） A8
    經濟部智慧財產局員工消費合作社印製 申請專利範圍 道摻雜物之前，形成一間隙壁鄰接於該通道區的一邊 上，以窄化該通道區的寬度。 5.如申請專利範圍第1項所述之製程，其中形成該蟲晶層 的方法包括形成一具有掺雜濃度約1 〇 c m 3的羞晶 層。 6·如申請專利範圍第1項所述之製程，其中該遮罩住至少 一該第一型FET，使得該擴散植入步驟不會施於該共同 基材上之該第一蜇FET的方法，包括在該擴散植入步驟 施於該共同基材上之該第一型FET之前，形成一光阻層 在該共同基材的至少一部分上。 7·—種形成電容之方法，其至少包含： 提供一基材； 形成一軸心層於該基材上，包括在該軸心層中形成 複數個開口，以及在該些開口中之該基材擴散一第一型 摻雜物； 在該基材之該些開口中形成一磊晶層，包括形成一 絕緣層在該開口中之該磊晶層上，以及在該開口中之該 絕緣層上形成一閘極； 去除該軸心層，以及該第一型掺雜物擴散入該基材 中，鄰接該基材中透過該開口的第一型摻雜物，包括該 第一型摻雜物擴散入該閘極中；以及 第17頁 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐) --------------I. ----、一呑 (請先閲讀背面之注意事項再填寫本頁) 線 515047 8 8 8 8 A B CD
    ，包括/電容的一 申請專利範圍 藉此該基材具有該第一型摻雜物 終端，且該閘極包括該電容的另一終端° 〇 , . iL中該神〜層包括 8 .如申請專利範圍第7項所述之方法’具τ 氮化碎。 π . 秀過該基材該 9 ·如申請專利範圍第7項所述之方法’其中逐 些開口擴散該第一型摻雜物的方法包括植入第型 換雜物於該基材該些開口中。 1 0.如申請專利範圍第9項所述之方法，更包括在該些開口 植入之前，形成一犧牲氧化層於該些開口中。 11.如申請專利範圍第9項所述之方法，更包括在該些開口 植入之前，形成一間隙壁於該些開口中。 1 2.如申請專利範圍第7項所述之方法，其中該絕緣層包括 二氧化矽。 1 3.如申請專利範圍第7項所述之方法，其中該閘極包括複 晶硬。 1 4.如申請專利範圍第7項所述之方法，其中該基材係一絕 緣層上矽（SOI)基材。 第18貫 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐) ..............*丨·........訂.........線· (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 A BCD 515047 圍範利 專 請 中六 15.—種解耦電容，其至少包含： 一基材，該基材具有一半導體區域； (請先閲讀背面之注意事項再填寫本頁} —通道區域形成於該半導體區域之間，該通道區域 具有一第一型摻雜物與一第一摻雜濃度； 一磊晶層形成在該通道區域上，該磊晶層具有該第 一型摻雜物與一第二摻雜濃度，其中該第二摻雜濃度小 於該第一摻雜濃度； 一閘極氧化層形成於該磊晶層上； 一閘極形成於該閘極氧化層上； 一第一擴散區形成於該半導體區域中，使得鄰接於 該通道區域之第一侧，該第一擴散區具有該第一型摻雜 物；以及 苐一擴散區形成於該半導體區域中’使得鄭接於 該通道區域之第二侧，該第二擴散區具有該第一型掺雜 物0 16·如申請專利範圍第15項所述之解耦電容，其中該基材 包括一塊狀區域，該塊狀區域係藉由一其下之絕緣層與 該半導體區域作絕緣。 經濟部智慧財產局員工消費合作社印製 17.如申請專利範圍第7項所述之方法，其中該基材在一上 表面下具有一第一絕緣結構。 1 8.如申請專利範圍第1 7項所述之方法，其更包含形成第 第19頁 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐） 515047 ABCD
    六、申請專利範圍 ^ . * *而延伸至該第一絕緣結 一絕緣結構由該基材之該上表面^ 構。 1 π » , 々法’其中該形成羞晶層 19·如申請專利範圍第7項所述之万成 Τ 的步驟係在一約500°C的溫度下執彳于。 20,如申請專利範圍第7項所述之方法，其中該磊晶層具有 一厚度與摻雜濃度足以提供/约250mV之啟始電壓 (threshold voltage)特性。 2 1.如申請專利範圍第2 0項所述之方法’其中該厚度約為 2 5nrn(nanometer) 〇 22. 如申請專利範圍第21項所述之方法，其中該摻雜濃度 约為 1 0 15 c m ·3。 23. 如申請專利範圍第7項所述之方法，其中該閘極具有一 厚度大於該軸心層之厚度約2 0%。 24·如申請專利範圍第23項所述之方法，其中在去除軸心 層之步驟前，蝕刻該閘極，以使其與該軸心層之一上表 面共平面。 25.如申請專利範圍第7項所述之方法，其中在該第一逛摻 第20頁 本紙張尺度適用中國國家標準(CNS)A4規格(210X 297公釐) ..............4— (請先閲讀背面之注意事項再填寫本頁) 訂 線 經濟部智慧財產局員工消費合作社印製 515047 8 8 8 8 A B CD 申請專利範圍 雜物擴散入該基材中以鄰接該基材中第一型摻雜物之 步驟之前，在該閘極之侧壁上形成侧壁間隙壁。 (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 第21頁 本紙張尺度適用中國國家標準(CNS)A4規格(210X 297公釐)
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