CN114613864A - 金属氧化物半导体电容器及其制作方法 - Google Patents
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Abstract
本发明公开一种金属氧化物半导体(MOS)电容器及其制作方法，其中该MOS电容器包括一基底，具有电容器形成区域；离子阱，具有第一导电型，设置在基底中；一反掺杂区，具有第二导电型，设置在离子阱中；一电容介电层，设置在离子阱上；一栅电极，设置在电容介电层上；一源极掺杂区，具有第二导电型，设置在电容器形成区域内的栅电极的第一侧；以及一漏极掺杂区，具有第二导电型，设置在电容器形成区域内的栅电极的第二侧。
Description
技术领域
本发明涉及一种半导体结构，特别是涉及一种金属氧化物半导体(MOS)电容器及其制作方法。
背景技术
近年来，由于移动装置(例如手机)的需求旺盛，CMOS图像传感器(ISP)电路越来越重要。ISP电路需要并联电容器的极板作为相关双重采样(CDS)中的倍压器(voltagedoubler)和输入电容耦合(input capacitive coupling)。
目前常采用的电容器是制作在后段金属制作工艺的金属绝缘金属(metal-insulator-metal，MIM)电容器，其缺点是需要额外的光掩模，故制作成本较高。此外，MIM电容器对于后段制作工艺的变异较为敏感，其电容值相关于金属高度和金属轮廓。此外，MIM电容器占用了较大的芯片面积以及额外的后段金属布线。
发明内容
本发明的主要目的在于提供一种改良的金属氧化物半导体(MOS)电容器，能克服现有技术中的缺点和不足。
本发明一方面提供了一种MOS电容器，包括：一基底，其上包括一电容器形成区域；一离子阱，具有第一导电型，设置在所述基底中；一反掺杂区，具有第二导电型，设置在所述电容器形成区域内的所述离子阱中；一电容介电层，设置在所述电容器形成区域内的所述离子阱上；一栅电极，设置在所述电容介电层上；一源极掺杂区，具有所述第二导电型，设置在所述电容器形成区域内的所述栅电极的第一侧；以及一漏极掺杂区，具有所述第二导电型，设置在所述电容器形成区域内的所述栅电极的第二侧。
根据本发明实施例，所述第一导电型为P型，所述第二导电型为N型。
根据本发明实施例，所述离子阱是P型阱，所述反掺杂区是N+掺杂区。
根据本发明实施例，所述反掺杂区位于所述源极掺杂区和所述漏极掺杂区之间，并且位于所述栅电极的正下方。
根据本发明实施例，所述反掺杂区与所述源掺杂区和所述漏极掺杂区合并。
根据本发明实施例，所述反掺杂区、所述源极掺杂区和所述漏极掺杂区电连接至一低电压，并且其中所述栅电极电连接至一高电压，从而跨越所述电容介电层构成一电容。
根据本发明实施例，所述低电压是接地电压，且所述高电压在-2.8V-2.8V之间。
根据本发明实施例，所述基板包括硅基板。
根据本发明实施例，所述电容介电层是核心电路氧化层。
根据本发明实施例，所述核心电路氧化层的厚度小于58埃。
本发明另一方面提供一种形成金属氧化物半导体(MOS)电容器的方法，包括：提供在其上包括一电容器形成区域的一基底；在所述基底中形成具有第一导电型的一离子阱；在所述电容器形成区域内的所述离子阱中形成具有第二导电型的一反掺杂区；在所述电容器形成区域内的所述离子阱上形成一电容介电层；在所述电容介电层上形成一栅电极；在所述电容器形成区域内的所述栅电极的第一侧上形成具有第二导电型的一源极掺杂区；以及在所述电容器形成区域内的所述栅电极的第二侧上形成具有第二导电型的一漏极掺杂区。
根据本发明实施例，所述第一导电型为P型，所述第二导电型为N型。
根据本发明实施例，在所述电容器形成区域内的所述离子阱中形成具有第二导电型的反掺杂区的步骤包括：以大约15～25KeV的能量和大约1E15～5E15/cm2的剂量将具有第二导电型的掺质注入到所述离子阱中；以及在摄氏950～1060度的温度下对所述反掺杂区和所述离子阱进行快速热退火(RTP)制作工艺。
根据本发明实施例，所述反掺杂区位于所述源极掺杂区和所述漏极掺杂区之间，并且位于所述栅电极的正下方。
根据本发明实施例，所述反向掺杂区与所述源极掺杂区和所述漏极掺杂区合并。
根据本发明实施例，所述反掺杂区、所述源极掺杂区和所述漏极掺杂区电连接到一低电压，并且其中所述栅电极电连接到一高电压，从而跨越所述电容介电层构成一电容。
根据本发明实施例，所述低电压是接地电压，且所述高电压在-2.8V-2.8V之间。
根据本发明实施例，所述基底包括硅基底。
根据本发明实施例，所述电容介电层是核心电路氧化层。
根据本发明实施例，所述核心电路氧化层的厚度小于58埃。
附图说明
图1为本发明实施例所绘示的一种MOS电容器的剖面示意图；
图2至图5例示一种形成MOS电容器的方法的示意图。
主要元件符号说明
1 MOS电容器
100 基底
102 离子阱
110 反掺杂区
112 源极掺杂区
114 漏极掺杂区
120 栅电极
122 电容介电层
210 光致抗蚀剂图案
210a 开口
C 电容
CR 电容器形成区域
IP-1 离子注入制作工艺
IP-2 离子注入制作工艺
VH 高电压
VL 低电压
具体实施方式
在下文中，将参照附图说明细节，该些附图中的内容也构成说明书细节描述的一部分，并且以可实行该实施例的特例描述方式来绘示。下文实施例已描述足够的细节使该领域的一般技术人士得以具以实施。
当然，也可采行其他的实施例，或是在不悖离文中所述实施例的前提下作出任何结构性、逻辑性、及电性上的改变。因此，下文的细节描述不应被视为是限制，反之，其中所包含的实施例将由随附的权利要求来加以界定。
请参阅图1，其为依据本发明实施例所绘示的一种金属氧化物半导体(MOS)电容器的剖面示意图。如图1所示，MOS电容器1包括：一基底100，例如，一半导体基底，其上包括一电容器形成区域CR。根据本发明实施例，所述半导体基底例如为硅基底，但不限于此。在所述基底100中设置有一离子阱102，具有第一导电型。根据本发明实施例，所述第一导电型例如为P型，所述离子阱例如为P型阱。在所述电容器形成区域CR内的所述离子阱102中，设置有一反掺杂区110，具有第二导电型。根据本发明实施例，所述第二导电型例如为N型，所述反掺杂区例如是N+掺杂区。在其它实施例中，第一导电型例如为N型，第二导电型例如为P型。
根据本发明实施例，在所述电容器形成区域CR内的所述离子阱102上，设置有一电容介电层122。根据本发明实施例，所述电容介电层例如是核心电路氧化层(core oxidelayer)。根据本发明实施例，所述核心电路氧化层的厚度小于58埃，且约略等于核心电路的晶体管的栅极氧化层的厚度。
根据本发明实施例，在所述电容介电层122上，设置有一栅电极120。根据本发明实施例，栅电极120可以包括多晶硅或金属，但不限于此。在所述电容器形成区域CR内的所述栅电极120的第一侧，设置有一源极掺杂区112，具有所述第二导电型。在所述电容器形成区域CR内的所述栅电极120的第二侧，设置有一漏极掺杂区114，具有所述第二导电型。根据本发明实施例，所述第二导电型例如为N型，所述源极掺杂区112和漏极掺杂区114例如是N+掺杂区。
根据本发明实施例，所述反掺杂区110位于所述源极掺杂区112和所述漏极掺杂区114之间，并且位于所述栅电极120的正下方。所述反掺杂区110与所述源掺杂区112和所述漏极掺杂区114合并。所述反掺杂区110、所述源极掺杂区112和所述漏极掺杂区114电连接至一低电压VL，所述栅电极120电连接至一高电压VH，从而跨越所述电容介电层122构成一电容C。所述低电压VL是接地电压，且所述高电压VH在-2.8V～2.8V之间。
请参阅图2至图5，其例示一种形成MOS电容器的方法。如图2所示，首先提供一基底100，其上包括一电容器形成区域CR。根据本发明实施例，所述半导体基底例如为硅基底，但不限于此。接着在所述基底100中形成具有第一导电型的一离子阱102。根据本发明实施例，所述第一导电型例如为P型，所述离子阱例如为P型阱。然后，在所述基底100上形成光致抗蚀剂图案210，其具有一开口210a，显露出部分的基底100的表面。接着进行一离子注入制作工艺IP-1经由开口210a在所述电容器形成区域CR内的所述离子阱102中形成具有第二导电型的一反掺杂区110。
根据本发明实施例，所述离子注入制作工艺IP-1具体包括：以大约15～25KeV的能量和大约1E15～5E15/cm2的剂量将具有第二导电型的掺质，例如，砷，注入到所述离子阱102中，然后在摄氏950～1060度的温度下对所述反掺杂区110和所述离子阱102进行快速热退火(RTP)制作工艺。通过上述例示的离子注入制作工艺IP-1内容，可以有效的提升电容介电层122的时间相关介电击穿(time-dependent dielectric breakdown，TDDB)表现。
如图3所示，接着在所述电容器形成区域CR内的所述离子阱102上形成一电容介电层122，并且在所述电容介电层122上形成一栅电极120。根据本发明实施例，所述电容介电层例如是核心电路氧化层，例如，二氧化硅。根据本发明实施例，所述核心电路氧化层的厚度小于58埃，且约略等于核心电路的晶体管的栅极氧化层的厚度。根据本发明实施例，栅电极120可以包括多晶硅或金属，但不限于此。
如图4所示，接着进行一离子注入制作工艺IP-2，在所述电容器形成区域CR内的所述栅电极120的第一侧上形成具有第二导电型的一源极掺杂区112，并且在所述电容器形成区域CR内的所述栅电极120的第二侧上形成具有第二导电型的一漏极掺杂区114。根据本发明实施例，所述第二导电型例如为N型，所述源极掺杂区112和漏极掺杂区114例如是N+掺杂区。
如图5所示，接着进行退火制作工艺，以活化所述源极掺杂区112和漏极掺杂区114内的掺质。所述反掺杂区110位于所述源极掺杂区112和所述漏极掺杂区114之间，并且位于所述栅电极120的正下方。经过退火制作工艺后，所述反掺杂区110与所述源掺杂区112和所述漏极掺杂区114合并，使得所述源掺杂区112和所述漏极掺杂区114之间的区域均为N型掺杂区。所述反掺杂区110、所述源极掺杂区112和所述漏极掺杂区114电连接至一低电压VL，所述栅电极120电连接至一高电压VH，从而跨越所述电容介电层122构成一电容C。所述低电压VL是接地电压，且所述高电压VH在-2.8V～2.8V之间。
本发明案的主要优点在于MOS电容器能够提供稳定的电压独立电容值(voltage-independent capacitance)，且通过在离子阱内形成反掺杂区110，将阈值电压(thresholdvoltage，Vt)偏移至栅极电压Vg小于0V，例如，小于-5V，将MOS电容器的栅电极下方保持在反转区。由于MOS电容器能够相容于前段制作工艺，因此可以提供具竞争力的单位电容值，且具有更高的电路密度和较低的制造成本。另外，采用核心电路氧化层作为电容介电层能够大幅提高电容值。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。
Claims (20)
1.一种金属氧化物半导体(MOS)电容器，其特征在于，包括：
基底，其上包括电容器形成区域；
离子阱，具有第一导电型，设置在所述基底中；
反掺杂区，具有第二导电型，设置在所述电容器形成区域内的所述离子阱中；
电容介电层，设置在所述电容器形成区域内的所述离子阱上；
栅电极，设置在所述电容介电层上；
源极掺杂区，具有所述第二导电型，设置在所述电容器形成区域内的所述栅电极的第一侧；以及
漏极掺杂区，具有所述第二导电型，设置在所述电容器形成区域内的所述栅电极的第二侧。
2.根据权利要求1所述的金属氧化物半导体电容器，其中，所述第一导电型为P型，所述第二导电型为N型。
3.根据权利要求2所述的金属氧化物半导体电容器，其中，所述离子阱是P型阱，所述反掺杂区是N+掺杂区。
4.根据权利要求1所述的金属氧化物半导体电容器，其中，所述反掺杂区位于所述源极掺杂区和所述漏极掺杂区之间，并且位于所述栅电极的正下方。
5.根据权利要求1所述的金属氧化物半导体电容器，其中，所述反掺杂区与所述源掺杂区和所述漏极掺杂区合并。
6.根据权利要求5所述的金属氧化物半导体电容器，其中，所述反掺杂区、所述源极掺杂区和所述漏极掺杂区电连接至低电压，并且其中所述栅电极电连接至高电压，从而跨越所述电容介电层构成电容。
7.根据权利要求6所述的金属氧化物半导体电容器，其中，所述低电压是接地电压，且所述高电压在-2.8V～2.8V之间。
8.根据权利要求1所述的金属氧化物半导体电容器，其中，所述基板包括硅基板。
9.根据权利要求1所述的金属氧化物半导体电容器，其中，所述电容介电层是核心电路氧化层。
10.根据权利要求9所述的金属氧化物半导体电容器，其中，所述核心电路氧化层的厚度小于58埃。
11.一种形成金属氧化物半导体(MOS)电容器的方法，包括：
提供在其上包括电容器形成区域的基底；
在所述基底中形成具有第一导电型的离子阱；
在所述电容器形成区域内的所述离子阱中形成具有第二导电型的反掺杂区；
在所述电容器形成区域内的所述离子阱上形成电容介电层；
在所述电容介电层上形成栅电极；
在所述电容器形成区域内的所述栅电极的第一侧上形成具有第二导电型的源极掺杂区；以及
在所述电容器形成区域内的所述栅电极的第二侧上形成具有第二导电型的漏极掺杂区。
12.根据权利要求11所述的形成金属氧化物半导体电容器的方法，其中，所述第一导电型为P型，所述第二导电型为N型。
13.根据权利要求11所述的形成金属氧化物半导体电容器的方法，其中，在所述电容器形成区域内的所述离子阱中形成具有第二导电型的反掺杂区的步骤包括：
以大约15～25KeV的能量和大约1E15～5E15/cm2的剂量将具有第二导电型的掺质注入到所述离子阱中；以及
在摄氏950～1060度的温度下对所述反掺杂区和所述离子阱进行快速热退火(RTP)制作工艺。
14.根据权利要求11所述的形成金属氧化物半导体电容器的方法，其中，所述反掺杂区位于所述源极掺杂区和所述漏极掺杂区之间，并且位于所述栅电极的正下方。
15.根据权利要求11所述的形成金属氧化物半导体电容器的方法，其中，所述反向掺杂区与所述源极掺杂区和所述漏极掺杂区合并。
16.根据权利要求15所述的形成金属氧化物半导体电容器的方法，其中，所述反掺杂区、所述源极掺杂区和所述漏极掺杂区电连接到低电压，并且其中所述栅电极电连接到高电压，从而跨越所述电容介电层构成电容。
17.根据权利要求16所述的形成金属氧化物半导体电容器的方法，其中，所述低电压是接地电压，且所述高电压在-2.8V～2.8V之间。
18.根据权利要求11所述的形成金属氧化物半导体电容器的方法，其中，所述基底包括硅基底。
19.根据权利要求11所述的形成金属氧化物半导体电容器的方法，其中，所述电容介电层是核心电路氧化层。
20.根据权利要求19所述的形成金属氧化物半导体电容器的方法，其中，所述核心电路氧化层的厚度小于58埃。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |