TW512490B - Insitu diffusion barrier and copper metallization for improving reliability of semiconductor devices - Google Patents

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Chen-Ting Lin
Andreas Knorr
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Infineon Technologies Corp
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Description

A7 B7 發明説明 登明背景 1 ·技術領域 本文所揭露者，為關於半導體製造，特毅關於一種在 半導體裝置中使用銅金屬化，以減少失敗率的方法。 2.相關技藝說明 半V體裝置使用金屬層，以連接各種電子裝置。半導體 裝置的金屬層’使用介電層以在電氣上與其他金屬導線及 其他層隔離。在一實<列中，—彳電層沉積於一半導體裝置 上，然後依照圖樣在其上形成溝槽或孔洞。接著再以金屬 填入這些溝槽或孔洞，以提供各種電子元件在各層間的連 接或同層的連接。 在此種溝槽中形涘的金屬導線，通常包含鋁的成分。雖 然鋁對許多應用而言算是足夠了，但別種材料，例如銅， 則提供較南的導電特性。再者，鋁可能較不適合在邏輯應 用中使用’特別是在基本原則較精細的設計當中。 在使用較小導線寬度的半導體裝置中，較高的導電特性 特別有用。當導線寬度越來越小，電阻變得越來越大。使 用如銅這類具有較高導電特性的材料，將可補償這種問題。 然而，銅也有一些缺點。用來隔絕銅的介電層通常含有 氧的成分’例如，矽氧化物。當銅氧化以後，其電器特性 會明顯衰減。用於介電層和銅（尤其是較小導線寬度的銅） 之間的擴散位障，因為會佔據空間，所以將減少在溝槽中 的銅的戴面積。這使得已知導線寬度的金屬導線的阻抗增 加。 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 512490 A7 B7
五、發明説明（2 因此，需要_種運用銅金屬化，並能免除與銅有關之負 面影響的方法n更需要減少擴散位障層的厚度，以 在金屬導線中容納更多金屬。 發明概要 一種依據本發明，使半導體裝置形成金屬化的方法，包 括在一介電層形成溝槽，在溝槽中沉積一單層的擴散位障 ，並在不使用空氣制動器的狀況下，將一金屬種仔層沉積 於擴散位障的表面。然後，再將溝槽填滿金屬。金^黏^ 於種仔層上，種仔層又黏著於擴散位障上，以提供電器特 性上許多改良，並減少半導體裝置的失敗率。過去，在金 屬（例如鋼）沉積步驟之前，要施行沒有空氣制動器的化學 二相位障沉積，是莞全不可能的。本發明避開此空氣制動 器的問題，並克服了黏著性的問題，以及其他的問題。 另種使半導體裝置形成金屬化的方法，步驟包括在一 介電層形成溝槽，在溝槽中沉積一單層的擴散位障，並在 不使用空氣制動器的狀況下，將一金屬種仔層沉積於擴散 位障的表面，在溝槽中填滿金屬，在單一拋光步驟中將一 頂面磨平至介電層，以移除金屬及擴散位障。 還有種使半導體裝置形成銅金屬化的方法，步驟包括 在一含有氧化物的介電層形成溝槽，然後在溝槽中以化學 汽相沉積一單層含有Ti或TiN的擴散位障，再於不使用 空氣制動器的狀況下，以化學汽相沉積將一銅種仔層沉積 於擴散位障的表面，最後並在溝槽中填滿銅。 在其他的方法中，「不使用空氣制動器來沉積種仔層」 本紙張尺度適用中國g *標準(CNs) Μ規格(⑽X 297公爱) A7
:步驟，W包含「不使用空氣制動器，以化學汽相沉積將 、金屬種仔層沉積於擴散位障的表面」的步驟較佳。「在 溝槽中沉積-單層的擴散位障」&「不使用空氣制動器， 將金屬種仔層沉積」兩個步驟，是在同一處理 的。「種仔芦知「人M K丁 s」 金屬」以含銅者較佳。溝槽包含雙重 :屬鑲肷的溝槽。擴散位障可能使用Ti、TiN、WN或 TaN其中之一。擴散位障以小於或等於$較佳。以金屬 填滿溝槽的步驟，彳包含以電鐘將溝槽填滿該金屬之步驟 :沉：-單層的擴散位障之步驟，可包含以學汽相沉積擴 :文位P早之步驟。不使用空氣制動器來沉積種仔層的步驟， σ及s不使用工氣制動為，將一金屬種仔層離子化濺鍍於 擴散位障的表面的步驟。以金屬填滿溝槽的步驟，可包含 以賤錢將溝槽填滿該金屬之步驟。 從下文中及參考附輯說的具體實施例詳細說明，將可 更明白本發明的上述及其他目的、功能及優點。 J式簡覃說明 此處將參考以下各圖’詳細揭露較佳具體施例之說明 ，其中： 圖1為-斷面圖，顯示應用本發明，成形於介電層中之一 雙重金屬鑲嵌的溝槽； 圖2為-斷面圖，顯示應用本發明’成形於介電層中之一 通道、溝槽或單金屬鑲嵌的結構； 圖3為-斷面圖’顯示圖i之雙重金屬鑲嵌溝槽，有一根 據本發明之單層擴散位障成形於其中；
裝 訂
線 圖4為-斷面圖，顯示圖2之溝槽， 層擴散位障成形於其中； 發明之單 姑！:為一斷面圖’顯示圖3之雙重金屬鑲嵌溝槽，有-根 據本發明之現地金屬種仔層成形於擴散位障上. ^ 二為-斷面圖’顯示圖4之溝槽’有— 地金屬種仔層成形於擴散位障上； a之現 圖7為-斷面圖’顯示圖5之雙重金屬 發明之方法，填滿了金屬； 僧依據本 圖8為-斷面圖，顯示圖6之溝槽，依據本發明之 填滿了金屬； 圖9為一斷面圖，·顯示圖7之雙重金屬鑲嵌溝槽，依據本 發明之方法，在單一拋光步驟中磨平至介電層·以及 ，1〇為-斷面圖’顯示圖8之溝槽’依據本發明之方法， 在單一拋光步驟中磨平至介電層。 較佳具體實施例詳細說明 本發明為關於半導體製造之步驟，特別是關於—種在半 導體裝置中使用銅燦，以減少失敗率的方法。發明家 在半導體裝置中應用銅金屬化的嘗試，包含在銅金屬化的 結構中，應用等角化學汽相沉積（CVD) 的擴散位障。 擴散位障可能也包含其他CVD材料，例如TaN、WN等。 在T i N和C U種仔層之間，必須有一額外之層，例如，丁 & 或TaN。經驗證實，由於在溝槽中加入額外層的面積限制 ，使各種規格縮小’此法將引起重大問題。額外的層使U 的有效導電戴面積減小。 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 512490 A7 B7 五、發明説明（, 發明家在半導體裝置中應用金屬化方面，發現了具有驚 人成果的新方法。使用一現地沉積程序，以沉積一擴散位 障，例如，一個氮化鈦（TiN)位障，在此沉積步驟之後，於 不使用空氣制動器的狀況，以化學汽相沉積法（CVD)可將 一金屬種仔層沉積於擴散位障上，並具有極佳的附著力。 此法在連鎖阻抗及接觸阻抗方面提供了極佳的測試結果， 亚能減少因電遷移或其他機構造成的失敗率。由於擴散位 障可以等角製造，提供薄層的擴散位障，而金屬種仔層可 方便地直接沉積於化學汽相沉積之擴散位障上。利用無空 氣制動器的現地CVD TlN沉積，將可達到金屬堆疊沉積， 及平面移除法的改善效果。不在需要額外的雙層結構，以 在CVD層和種仔層乏間達到良好的黏著性。 此時詳細對照各圖，其中出現在各圖的同樣參考編號代 表相似或相同的元件。而全部從圖丨開始，其中顯示一半 V體裝置的半成品100的斷面圖。裝置1〇〇可能包含一記憶 裝置 邏輯裝置或二者的組合。裝置100可能包含一特定 應用之裝置，或任何其他使用金屬導線的半導體裝置。 、目標層1〇2包含一導電材料，例如一金屬導線、一接點和 /或於基材中成形的一擴散區。一介電層丨〇4成形於目標層 1 02之上。介電層i 04可能由矽酸鹽玻璃或氧化物構成，例 如二氧化矽。也可使用其他介電材料。在此狀況中，介電 層為圖樣化形式’以形成一雙金屬鎮鼓結構。該雙金屬 鑲嵌結構包含通道或孔洞1〇6延伸至目標層ι〇2，以及一溝 槽延伸至圖面内外。圖中顯示一阻絕層"a，用以圖樣 512490 A7 _____B7 五、發明説明（6 ) 化溝槽108。通道106可在溝槽1〇8形成之前形成，使用一 特別圖樣化以蝕刻開啟通道i 〇 6之不同的阻絕層（未顯示）。 參考圖2，介電層丨04亦可用一阻絕層i丨4圖樣化以蝕刻 孔洞107，孔洞可包含通道、接觸孔或單金屬鑲嵌結構。圖 1及圖2所顯示僅本發明之結構圖示，不應視為本發明之限 制條件。 麥考圖3及圖4，阻絕層112及114已從介電層104中移除 。一擴散位障116沉積於介電層1〇4之上，並及於目標層 102暴露在外的部份。擴散位-障i 16很輕易地由等角方式沉 積。擴散位障116的此種等角沉積法，最好是在一真空室中 ，由化學汽相沉積程序完成。而物理汽相沉積的程序，例 如濺鍍法，亦可在/b運用。擴散位障116最好包含Ti、TiN 或類似材料。擴散位障116的厚度越薄越好，例如小於或等 於5 nm，或小於或等於3 nm更佳。在某些情況中，擴散位 障116的厚度至少要有1 ηιη。 參考圖5及圖6，一種仔層118沉積或薄鍍於擴散位障之上 。本發明的一項重要觀點是：在種仔層118的成形過程，介 乎擴政位P羊1 1 6的沉積和種仔層i丨8的沉積之間，是不使用 空氣制動器的。要省略擴散位障沉積之後常執行的空氣制 動為的步驟，可使用同一工具來沉積擴散位障丨丨6及種仔層 1 1 8。若半導體裝置1 〇 0是保持於惰性氣體或真空的環境， 則可使用不同的工具。此種在擴散位障沉積之後，省略空 氣制動态步驟的方法，展示出驚人的效果，將於下詳述。 種仔層118的材質最好是銅，雖然其他金屬也可以採用， 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公爱) 512490 A7 _______B7 五、發明説明（7 )~" ' '~ -- 例如銘。種仔層118提供擴散位障116上生長集結的部位， 當結構體被填滿時，它提供較佳的黏著性，並且完全消除 或大幅減少了孔洞。種仔層i 18可藉一物理汽相沉積 (phySlcal vapor dep〇sltl〇n ’ pvD)之程序形成例如一 離子藏鐘私序，或由一 CVD程序形成。而此處以採用cvd 程序較佳。種仔層118的厚度大約僅需〇 〇3 nm，雖然其他 居度也彳艮有用。 參考圖7及圖8，孔洞106及溝槽1〇8(圖了）和孔洞1〇7(圖8) 之中都填滿了導體12〇，此導體的材質最好與種仔層118的 材貝相同。導體材料以銅較佳，雖然依據本發明之方法， 使用鋁及其他金屬亦可獲致其優點。導體材料12〇可在另一 工具中形成，與沉積擴散位障116及/或沉積種仔層U8所使 用的工具不同。熟知技藝人士已知有各種傳統工具可資利 用可使用一種CVD程序、一種pvD程序或兩種程序的組 合，以產生導體材料120。或者，可使用一種電氣化學沉積 (electro-chemical deposition，ECD)的程序，以沉積導 體材料。 其優點在於，導體材料！ 2 〇集結於種仔層1 1 8之上，可明 顯獲得對擴散位障1 1 6較高之黏著性。以下所述各種選項， 皆可達到可靠之Cu金屬化結構： 1) CVD TiN /離子濺鍍Cu薄層（種仔層）/ CVD Cu / ECD Cu (電鍍） 2) CVD TiN / 離子濺鍍Cu / ECD Cu 3) CVD TiN / CVD Cu / ECD Cu __— _ - 10 - 本紙張尺度國g家標準(CNS) M規格(210 x 297公董) - 512490 A7 B7 五 發明説明（8 4) CVD ΤιΝ / 離子濺鍍〜薄層 / CVD Cu / pv]D Cu 5) CVD ΤιΝ / 離子濺鑛Cu / PVD Cu 6) CVD TiN / CVD Cu / PVD Cu 其他方法亦可用於擴散位障！ ！ 6和種仔層丨丨8的現地沉 積=有一種非常適合的方法，㈣「第二階段銅金屬化」 第一階段銅」包含的銅金屬化，至少可延展至〇 ·丨微 米。
參考圖9和圖10，使用現地TlN擴散位障的另一個好處， 包3單-步驟抛光程序的能j ’例如，—個化學機械抛光 (Chemical-mechanicai p〇Hsh，CMp)程序用以移除導 體材料。在使用多層擴散位障的地方，例如含有額外的 Ta/TaN層，則必須-在移除導體材料之後，以額外的cMp步 驟將這些額外層移除。此舉將大幅降低CMp的總處理能力 ，因此作業成本非常高。依據本發明的方法，採用單一步 驟的CMP製程’可提供-平坦表面122。由發明者所做的 測試顯示，用較快速的單一步驟拋光，其導體材料12〇在溝 槽或孔洞中因過度拋光產生的碟狀凹點，比起用較昂貴的 兩步驟拋光要少。至於連接短路和開路方面的表現，較便 宜的單一步驟CMP製程與較昂貴的兩步驟CMp製程比，如 果不能說較優，至少也是相當的。 本發明在次微米基本原則的場合特別有用，例如，少於 0.3微米的地方’雖然本發明可能應用在基本原則較寬鬆的 場合。本發明在結構（溝槽或孔洞）的長寬比為4:1或更高的 時候，也特別有用。 -11 * 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 五、發明説明（9 7人I訝的是，依據本發明（現地擴散位障和種仔層）的銅 金屬化，和具有雙層擴散位障及空氣制動器的銅金屬化比 孝乂其某一層之金屬導線和接點與另一層之金屬導線間的 接觸阻抗，至少有2·5倍的改善。同樣地，本發明在表面電 阻方面也稍有改善。然而，在連鎖阻抗方面的測試，本發 明與雙層擴散位障及空氣制動器的銅金屬化比較，則顯示 >'、力有1 0倍的改善。以現有測試技術，測試了 〇 1 微米 的、、。構’ 1 G G，G G G次連鎖的連鎖阻抗。如果使用銅，由於現 也C V D T i N擴散位障和銅&屬的關係，電遷移失敗率將 會降低1 000倍。 在測試狀況中，接點底部的銅會擴散進入sl02之中。這 在傳統裝置中，將後-孔洞生成，導致—開放失敗（如開路） 。依據本發明的CVD位障提供了較高的一致性，因此能防 止明顯的擴散’從而產生較少的失敗。 本發明的優點包括： 1) 不用鋁（雖然使用鋁一樣可以見到改善），而使用銅金 屬化，可提高金屬導線和接點的導電性； 2) 可達到較佳的電器特性； 3 )在銅上僅使用一層的擴散位障； 4) 單一拋光步驟節省成本（例如，約4〇%);以及 5) 由於本發明之方法，而遭遇到較少的失敗，導致各裝 置可#度的提升。 在描述過現地擴散位障和銅金屬化，對半導體裝置可靠 度的改善的較佳具體實施例之後（其意在於說明而非限制 512490 A7 B7 五、發明説明（1〇 ) 應注意的是，熟知技藝人士可依據上述說明加以修改和變 化。因此應明白，可依據本發明所揭露的特定實施例加以 變化，但仍不會脫離如隨附之申請專利範圍中說明的本發 明範疇和精神。本發明的詳細内容及專利法規要求之特定 事項已如前述，其所欲申請專利及願受專利特許證保障的 部份，則明列於隨附的申請專利範圍中。 13 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)

Claims (1)

  1. 512490 、申請專利範園 1.;種在半導料置中形成金屬化的方法，包括下列步驟： 在一介電層中形成溝槽； 在故些溝槽中沉積單一的擴散位障層； 二::二空氣制動器的狀況下’將-金屬種仔層沉積於 擴放位P羊的表面；以及 在這些溝槽中填滿金屬。 2.如:請專利範圍第i項的 的步驟，包含《使用空氣制動器二t 步驟。 仔層，儿積於擴散位障的表面」的 -3·如申請專利範圍第丨項的方 _麻-Γ ，、中在溝槽中沉積單一 二擴，m使用空氣制動器，將—金屬種仔 層>儿積」兩個步驟’是在同一處理室中執行的。 4 ·如申凊專利範圍第1項之方 包含銅。方法’其中的種仔層和金屬，都 其中的溝槽包含雙重金屬 其中的擴散位障包含丁丨或 其中的擴散位障的厚度小 其中以金屬填滿溝槽的步 5 ·如申凊專利範圍第1項之方法 鑲嵌溝槽。 6 ·如申凊專利範圍第1項之方法 TiN二者之一。 7 ·如申請專利範圍第1項之方法 於或等於5 nm。 8 ·如申請專利範圍第1項之方法 驟’包含以電鍵將溝槽填滿該金屬之：：。 9.如申請專利範圍第！項之方法， "T，儿積早一擴散位障層 -14 - .的步驟’包含以化學汽相沉積該擴散位障之步驟。 .如申請專利範圍第1項的方法，其中「錢 為來沉積種仔層」的步驟，包含「 孔制動 離子濺錢一金屬種仔層於擴散位障的表面」：::動器， U·如申請專利範圍第丨項之方法，1 牛w ^ . /、中以金屬填滿溝槽的 乂驟，包含以濺鍍將溝槽填滿該金屬之步驟。 U·-種在铸社置巾形成金屬化的方法，包括下列步驟： 在一介電質中形成溝槽； 在攻些溝槽中沉積單一的擴散位障層； 在不使用空氣制動器的狀況下， .擴散位障的表面； 金屬種仔層沉積於 在這些溝槽中填滿金屬；以及 在單一拋光步驟中將一頂面磨+ 及擴散位障。 料幻H以移除金屬 13·如申請專利範圍第1 2項的方法，Α中「 % ，、中不使用空氣制動 :將-金屬種仔層沉積於擴散位障的表面」的步驟， 「不使用空氣制動器，以化學汽相沉積將一金屬種 仔層沉積於擴散位障的表面」的步驟。 14. 如申料利範圍第12項的方法，其中「在溝槽中沉積單 :擴:位障層」及「不使用空氣制動器，將一金屬種 仔層〉儿積」兩個步驟，是在同一處理室中執行的。 15. 如申请專利範圍第1 2項之方法，立由 、 都包含銅。 ^其中的種仔層和金屬’ 16·如申請專利範圍第12項之方法，其中的溝槽包含雙重金 512490
    其中的擴散位障包含銻 其中的擴散位障的厚度 其中以金屬填滿溝槽的 •屬鑲嵌溝槽。 17·如申請專利範圍第12項之方法 (Ti )或氮化銻（Ti N)二者之一 t 18.如申請專利範圍第12項之方法 小於或等於5 nm。 19·如申請專利範圍第I〗項之方法 步驟，包含以電鍍將溝槽填滿該金屬之；二 20.如申請專利範圍第1 2項 方去，其中沉積單一擴散位障 層的步驟，包含以化學汽相沉積該擴散位障之步驟。 '如申請專利範圍第12項的方法，其中「不使用空氣制動 為來〉儿積種仔層」的步驟，包令「 一 匕3 不使用空氣制動器， 離子濺鍍-金屬種、子層於擴散位障的表面」的步驟。 22. 如申請專利範圍第12項之方法，其中以金屬填滿溝槽的 步驟，包含以濺鍍將溝槽填滿該金屬之步驟。 23. 一種在半導體裝置中形成銅金屬化的方法，包括下列步 驟. 在一含有氧化物的介電層中形成溝槽； 在溝槽中以化學汽相沉積一含有Tl *TiN的單一擴散位障 層； 在化學汽相沉積單一擴散位障層之後，不使用空氣制動 器，將一銅種仔層以化學汽相沉積於擴散位障的表面； 以及 在這些溝槽中填滿銅。 24·如申請專利範圍第23項的方法，其中「在溝槽中化學汽 -16 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) « 裝 ^12490
    •相沉積單一的擴散位障屏 早層」及「不使用空氣制動器，將 一金屬種仔層化學汽相沉 h 室中執行的。 -」兩個步驟’疋在同—處理 其中的溝槽包含雙重金 其中的擴散位障的厚度 其中以銅填滿溝槽的步 25.如申請專利範圍第23項之方法 屬鑲嵌溝槽。 26·如申請專利範圍第23項之方法 小於或等於5毫微米（nm)。 27·如申請專利範圍第23項之方法 驟，包含以電鍍將溝槽填滿鋼之步驟。 1如申請專利範圍第23項的方法，其中「不使用空氣制動 益來沉積種仔層」的步驟，包含「不使用空氣制動哭， 離子濺鍍一銅種#層於擴散位障的表面」的步驟。 29.如申請專利第23項之枝，其巾以銅填滿溝槽的步 驟，包含以濺鍍將溝槽填滿銅之步驟。 -17 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5918149A (en) 1996-02-16 1999-06-29 Advanced Micro Devices, Inc. Deposition of a conductor in a via hole or trench
US5770520A (en) * 1996-12-05 1998-06-23 Lsi Logic Corporation Method of making a barrier layer for via or contact opening of integrated circuit structure
US5933758A (en) * 1997-05-12 1999-08-03 Motorola, Inc. Method for preventing electroplating of copper on an exposed surface at the edge exclusion of a semiconductor wafer
US6174811B1 (en) * 1998-12-02 2001-01-16 Applied Materials, Inc. Integrated deposition process for copper metallization
US6251759B1 (en) * 1998-10-03 2001-06-26 Applied Materials, Inc. Method and apparatus for depositing material upon a semiconductor wafer using a transition chamber of a multiple chamber semiconductor wafer processing system
US6037258A (en) * 1999-05-07 2000-03-14 Taiwan Semiconductor Manufacturing Company Method of forming a smooth copper seed layer for a copper damascene structure

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