TW511281B - A high performance intermediate stage circuit for a rail-to-rail input/output CMOS operational amplifier - Google Patents

Description

511281 A7 B7 五、發明説明（彳 發明背景 1. 發明領域 裝 本發明關於一運异放大器（〇P amp)的高效能中間階段，其 中該運算放大器接受一執至執輸入電壓，並提供一執至執 輸出電壓。更特定而言’本發明關於具有一浮動電壓源的 中間階段，用於偏壓兩個電流鏡，其中該浮動電流源之電 路設置來最小化輸入偏移電壓，及提供不會隨著該電壓執 或該共用模式輸入電壓之變化而改變的電流。 2. 背景 圖1所示為一運算放大器的典型電路，其接受一執至軌輸 入電壓’或範圍在該Vdd及Vss電壓供應執之間的電壓，並 長》供一執至執輸出電壓。該電路包—輸入階段100，一中 間階段150，及一輸出階段190。 •缘 該輸入階段100由電晶體10 1-104，一電流源106及一電 流源108所形成。電晶體1〇1及1〇2的閘極提供該運算放大 器的反轉輸入VIN-，而電晶體103及104的閘極提供非反轉 輸入。該電流源106驅動電晶體101及1〇4的源極，而 電晶體10 1及104的沒極提供電流信號IIP+及iIP-到該中間階 段150。該電流源108提供電流到電晶體102及103的源極， 而電晶體102及103的〉及極提供電流信號Iin_及+到該中間 階段。電晶體101及104為PM0S電晶體，如提供在其閘極 上的圓圈所示，而電晶體102及103為不具有這種閘極圓圈 的NM0S裝置。該閘極圓圈係用來顯示在圖1的剩餘電晶體 中那些電晶體為PM0S及NM0S裝置，以其在後續圖面中的 -5- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 511281 A7 B7 五、發明説明（2 電晶體。 該中間階段15 0包含兩個電流鏡，一第一電流鏡具有電晶 體151-154，及一第二電流鏡具有電晶體155-158。該中間 階段亦包含電源供應160及162。該電壓供應160偏壓該電 晶體153及154的閘極，而該電壓供應162偏壓該電晶體155 及15 6的閘極。 該中間階段進一步包含一電流源16 4，其設定來提供一電 流以偏壓電流鏡電晶體151及152的閘極，並驅動電晶體 153的汲極。一電流源166偏壓該電流鏡電晶體157及158的 閘極’並提供來自該電晶體155的汲極之電流。 該中間階段的輸出I0P及I0N係由電晶體170及18〇的源極 與汲極提供，而將源極-汲極路徑並聯連接在電晶體154及 156的汲極之間。電晶體171及172為二極體連接的電晶 體，其设定電晶體170閘極上的偏壓電壓。一電流源173驅 動該電晶體1 70的閘極，以及電晶體丨7丨及j 72。電晶體^ 8工 及182為二極體連接的電晶體，其設定該電晶體180之閘極 上的偏壓電壓。一電流源183提供電流到電晶體ΐ8ι及 182 ’以偏壓該電晶體18〇的閘極。 該輸出階段190包含輸出驅動器電晶體192及194，其連 接在該執vDavss之間。該電晶體192及194共用汲極提供 圖1的CMOS運算放大器之輸出。該電晶體192的閑極係由 該中間階段的輸出lQP所驅動。電晶體194的閘極传由該中 間階段的輸出W斤驅動。-電容器196連接在該電晶體… 的閘極與其汲極之間，其汲極用以提供米勒效應頻率補 -6·

511281 A7 B7 3 五、發明説明（ 償。類似地，一電容器198提供在該電晶體194的閘極與汲 極之間。 該中間階段提供該輸出階段的穩定類別A-B之控制，其無 關於共用模式輸入及供應軌電壓。該電路的一缺點為任何 該電流源164及166之間的不匹配將反應成权一輸入偏移。 圖1的電路係說明在Hogerovrst等人所提，Γ用於VLSI單元 庫之小型功率有效之3V CMOS執至軌輸入/輸出運算放大 器 ”（”A Compact Power-Efficient 3 V CMOS Rail-to-Rail Input/Output Operational Amplifier for VLSI Cell Libraries”），見於 IEEE Journal of Solid-State Circuits，V〇l· 29，No. 12，1994年 12月，其在此引用做 為參考（‘the Hogervorst reference，）。 圖2所示為圖1的中間階段電路15〇之修正，藉以克服由於 電流源164及166之間不匹配所反應造成的輸入偏移問題。 圖2的中間階段電路包含一理想的浮動電流源2 0 0，其係用 來取代電流源164及166。該理想的浮動電流源200連接電 流鏡電晶體15 7 -15 8之閘極與電晶體1 5 5的‘極到電流鏡電 晶體151-152的閘極與電晶體153的汲極。該浮動電流源 200的固定值與該電流源17ι及173控制了該輸出階段的停 止電流成為固定。請注意在圖1到圖2中所包含的元件皆類 似地標示，如同後續圖面中所包含的元件。 圖3所示為一電路的實施，用以提供圖2的理想電流源 200。該理想浮動電流源包含兩個電晶體3〇4及312，其具 有在電晶體的汲極153及155之間並聯連接的源極到汲極路 裝：：… 訂- 511281 A7 B7 4 五、發明説明 I該包日日體304的閘極具有由二極體連接的電晶體3 及 302 β又疋的私壓，亚由該電流源3〇6驅動到電壓執。電 晶體312的閘極具有由二極體連接的電晶體3〇8及31〇所設 定的電壓，並由一電流源314連接到該Vss電壓執。如所設 置的，該電晶體304及312提㈣電晶體151-154及電晶體 155 158所t成的電流鏡之間的兩個相同的電流源，所以該 電流源電晶體304及312並不反應出—輸人偏移電壓，不像 是圖1的電流源164及166，其可為不匹配。 電晶體304及3 12的偏壓電流在當該共用模式輸入切斷該 電流IIN-/IIN+及IIP+/IIP-中的一個時，將會改變。如果該輸 入共用模式值變為Vss，則iIN+/IlNjf縮減為零電流。如果 此發生的話，該電流鏡155-158將改變直流運作電壓，而該 PMOS電晶體312將改變其閘極到源極電壓，因此假設一新 的偏壓電流來改變該輸出階段的A_B點。類似地，如果該輸 入共用模式值變為VDD，IIP+/IIP-將縮減為零電流，該電流 鏡151-154將改變運作電壓，而該NMOS電晶體304將改變 其閘極到源極電壓。因此，該NMOS電晶體304將假設一新 的偏壓電流來改變該輸出階段的A-B點。藉此該電晶體3 12 及304將敏感於輸入共用模式的改變。該浮動電流源的電流 因此將隨者該共用模式輸入電壓而改變，並且該輸出階段 的停止電流也將改變來補償該共用模式輸入電壓。圖3的電 路係說明於先前所引用的Hogervorst參考資料。 圖4所示為圖2的理想浮動電流源2 0 0之另一種電路實施。 該電流源包含兩個電晶體402及404，其具有源極到汲極路 -8 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)

裝 訂

線 發明説明（5 搜串聯連接在電晶體153及155的汲極之間。電晶體4〇2的 閘極係由^電流源405驅動，且進一步連接到由電晶體4〇6 及407所形成的一電流鏡的腳位。由電晶體4〇6及4〇7所形 成的該電流鏡的其它腳位係連接到電晶體4〇4的閘極。一額 外連接到電晶體410的二極體連接該Vdd電源供應執到電晶 體404的該閘極。如所設置的，該電晶體4〇2及4〇4提供由 電晶體15 1-154及電晶體155-158所形成的電流鏡之間的兩 個相同的電流源，所以該電流源電晶體4〇2及4〇4並不反應 出一輸入偏移電壓，不像是圖1的電流源164及166，其可 為不匹配。圖4的電路係說明SM〇ld〇van等人所提，，，一執 至執固定增益，用於即時視訊應用的緩衝化運算放大器 (f，A Rail^to-Rail Constant Gain ^ Buffered Op-Amp For Real Time Video APPliCati〇ns”），見於 IEEE Journal of Solid-State Circuits , V〇1.32 ^ No. 2 ^ 1997 年2月，其在此引用做為參考。 /在圖4中，由電晶體402及404所形成的浮動電流源之數值 係由電晶體402及404的閘極電壓之間的差異所決定。電晶 體41〇之閑極到源極電壓相對於Vdd，及電晶體4〇6之問極 到源極電壓相對於Vss ’用於設定該閘極電壓差異之數值。 因此，該浮動電流源的及該輸出階段的停止電流之數值也 將隨著該供應電壓軌Vdd及Vss之變化而明顯地改變。圖4 電路的性質為電晶體402及404為相同的飽和範圍，所以一 共用模式輸入變化不會改變該電路停止運作點。 其有需要提供一執至執輸入/輸出(：％(：^運算放大器的中 -9 - 本紙張尺度適用中國國篆^(CNS) A4規格(210X297公釐）一 ' 511281 A7 B7 五、發明説明（6 ) 間階段，其不具有一輸出階段的停止電流，其會隨著該共 用模式輸入電壓或該電壓軌中的變化而改變，而仍提供電 路來最小化任何輸入電壓偏移。 發明概要 根據本發明，其提供一種電路給一中間階段，用以一執 至執輸入/輸出CMOS運算放大器的中間階段，其具有一輸 出停止電流，其不會隨著該電壓執及共用模式輸入電壓之 變化而改變，並可消除由圖1之電路中該兩個電流源（164， 166)之不匹配造成的輸入偏移。 根據本發明，其提供一包含一浮動電流源之中間階段。 請參考圖5，該浮動電流源包含由NMOS電晶體500，501 及502，與PM0S電晶體503，504及505所構成的一浮動電 流鏡。該NM0S電晶體502具有一源極-汲極路徑，其提供 串聯於一 PM0S電晶體505，用於連接該電流鏡151-154及 155-158。如同圖3的電路，該電晶體502及505被偏壓來提 供相同的電流源，用於防止輸入偏移被反應出來，不像是 圖1之兩個電流源164及166，其可為不匹配。該電晶體502 及505可進一步被偏壓來消除在該共用模式輸入切斷該電流 Iin"Iin +及Iip+/Iip-中的一個時所發生的問題，其方式類似 於圖4的電路。根據本發明的理想電流源進一步包含一電流 源508，其提供來自該VDD電壓軌之電流執到NMOS電晶體 5 00之汲極與閘極。不像是圖3的電路，該電晶體500的源 極係由一 PM0S電晶體503隔離於該Vss執，造成該電流鏡 電晶體500，501，502，503，504及505形成一浮動的電 -10- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐）

裝 訂

線 511281 A7 ____Β7 五、發明説明（7^^ " 流鏡，其具有一閘極偏壓電壓無關於該電壓供應軌v⑽及 vss上電壓的改變。 在根據本發明的進一步具體實施例中，一浮動電流源可 使用結合於電晶體501及504之電晶體500及503來產生，其 類似於圖5所示者。如圖6所示，該PMOS電晶體503的汲極 可連接到該Vss供應，或一些其它在電壓上接近的偏壓點， 只要PMOS電晶體503維持在餘和。依相同的方式，該 NMOS電晶體500的汲極可以連接到該vDD供應，或一歧豆 匕在電壓上接近的偏壓點，如圖7所示。再者，電晶體5〇〇 或503皆可連接成一二極體架構，雖然電晶體5〇3在圖5中 顯示成二極體架構。 該電晶體501，504，506及507可被包含來提供一穩定的 電慶參考來取代圖1的電壓供應；160及162。該電晶體5〇1及 504係藉由二極體連接的電晶體506及5〇7而隔離於該電源 供應執VDD及Vss。該電晶體506的閘極提供一穩定的偏壓 電壓到電流鏡電晶體15 5及15 6的閘極，其消除了圖J的電 壓供應162之兩要。該電晶體507的閘極提供一穩定的偏壓 電壓到該電晶體153及154的閘極，並消除了圖1的電壓供 應160之需要。 請參考圖8，其為根據本發明之一運算放大器之中間階 段’其可包含箝制電晶體800及802來致能所要使用的低電 壓電晶體。該電晶體800及802用於籍制橫跨電晶體Μ#及 15 6之沒極-源極電壓，以分別小於該電晶體1 § 1及$ 〇 〇的整 體閘極-源極電壓’及電晶體172及802之整體閘極_源極電 -11 - 511281 A7 B7 五、發明説明（8 ) 壓。在沒有這種箝制之下，橫跨電晶體154及156之電壓可 分別接近於該VDD及Vss執。這種箝制允許該電流鏡電晶體 151-154，及155-158成為低電壓裝置，造成較高的運作速 率及較佳的裝置匹配。 圖式簡單說明 本發明將以其特殊具體實施例來說明，並將參考到圖 面，其中： 圖1所示為一接受執至執輸入電壓，或範圍在該VDD及 vss電壓供應執之間的電壓，之運算放大器之典型電路，其 並提供一執至執輸出電壓； 圖2所示為對於圖i的該中間階段電路之修正，其可克服 由於在該中間階段中電流源之間的不匹配造成的輸入偏移 之問題； 圖3所示為提供圖2的理想電流源的一電路實施； 圖4所示為提供圖2的理想電流源的另一電路實施； 圖5所示為根據本發明提供圖2的該浮動電流源2〇〇之電路 實施； 圖6所示為圖2的該浮動電流源2〇〇之通用架構； 圖7所示為圖2的該浮動電流源2〇〇之進一步通用架構； 圖8所示為用於圖5電路的高及低電壓裝置之架構，藉以 最大化高電壓供應應用的效能；及 圖9所示為在具有高及低電壓裝置之通用形式中的圖5之 電路的另一種架構，用以最大化高電壓應用的效能。 詳細說明

裝 訂

-12-

A7 B7

五、發明説明（9 圖5所示為根據本發明之圖2中理想浮動電流源2〇〇之電路 實施。該浮動電流源之電路包含電晶體500-507，一電流源 508，及一電壓源510，以形成一所謂的浮動電流鏡來供應 浮動電流源。兩個電晶體502及505具有源極，其連接來在 電晶體15 3及15 5的沒極之間提供一浮動電流源。兩個額外 的電晶體5 01及5 04具有串聯連接的源極，以提供另一個浮 動電流源到電晶體506及507之汲極。 該電晶體506具有一共同連接的閘極與汲極，並偏壓該電 流鏡電晶體155-158。因此，該電晶體5〇6提供一電壓表考 到電晶體155及156的閘極，消除了用於圖！中的電壓參考 162之需要。電晶體5〇7也具有一共同連接的閘極與汲極， 並偏壓該電流鏡電晶體15 1-154。電晶體507消除了用於圖 1中的電壓參考160之需要。 該電晶體500具有共同連接的一閘極與汲極，並形成具有 電晶體501-505之電流鏡。電晶體500的源極與汲極係由電 流源508所驅動。一電晶體5〇3偏壓該電晶體5〇〇的該源極 高於Vss 電晶體503-505的閘極係連接到該電壓參考 510。該電壓參考510具有一電壓輸出組，所以所有的電晶 體500-505運作在其飽和範圍中。所以，該共用模式輸入變 化不會改變該停止電流運作點，如圖4所示。 圖5的該理想電流源電路包含兩個封閉的迴路。一第一迴 路係由電晶體500 〃501，503及504形成。一第二迴路由電 晶體500，502，503及5〇5形成。該裝置比例，或該寬度 (W)與長度（L)之比例，用於該電晶體形成該第一及第二迴 -13 -

511281 A7 B7 五、發明説明（1〇 ) 丨 路及該電流源508的數值，其設定來控制該浮動電流源 501，504及502，505之數值。藉由設計成： K1 = (W/L)5〇i/(W/L)5〇〇 = (W/L)5〇4/(W/L)5〇3 K2 = (W/L)5〇2/(W/L)5〇3 = (W/L)5〇5/(W/L)5〇3 其中1〗為通過由電晶體501及504形成的電流源之電流，而 I2為通過由電晶體502及505所形成的電流源之電流：

Il=K! *15〇8 l2 = K2*l5〇8 因為1^及1^及15〇8為常數，圖5的理想電流源之好處在於該 浮動電流源之電流係無關於共用模式輸入及供應電壓改 變。 電晶體506及507提供該電壓參考，其通常由獨立的電壓 參考來提供，例如圖1的160及】·62。因此圖5的電路之好處 在於該中間階段更為小型化。 輸入偏移電壓係由圖5的電路所取消，其方式類似於圖3 的電路。因為電晶體502及505的汲極連接該電流鏡151_ 154及155-158，而該汲極電流為相同，輸入偏移電壓將被 取消，不像是圖1的兩個電流源164及1 66，其可為不匹 配。 該電流鏡電晶體500係由一電流源508及電晶體503來隔 離於該vDD及vss電壓執，造成提供偏壓，而無關於Vdd及 Vss中的改變。類似地，電晶體5〇1及5〇4由電晶體5〇6及 -14- 本紙張尺度適财@ S家標準(CNS) A4規格(21GX 297公爱) ； *- 511281 A7 B7 五、發明説明（11 507隔離於該執，而電晶體502及505由電流鏡151-154及 155-158隔離於該執，造成運作可無關於v〇d及Vss中的改 變。 根據本發明之浮動電流源200之額外的具體實施例係顯示 在圖6及7中通用形式。圖6及7利用該串聯連接的電晶體 502及505，其具有汲極連接到該中間階段的電流鏡，如圖 5所示。圖6及圖7進一步使用串聯電晶體5〇〇及5〇3連接來 形成具有電晶體5 02及505之浮動電流鏡。電晶體5， 504 ’ 506及507可包含在圖6及7的元件中，但其並未示 出。包含在圖5到圖6的元件係用類似的標示。 在圖6中，一電流源IB由vDD流到該NMOS電晶體500的 沒極。電晶體500係二極體連接，並具有一閘極連接到該 NMOS電晶體502的閘極，以形成一電流鏡。電晶體5〇〇具 有一源極，其共同連接MPM〇S電晶體503。該電壓偏壓 602運作類似於圖5的電壓供應510，以提供一偏壓電壓到 PMOS電晶體503及505的閘極。藉由該負載6〇〇，該電壓 偏壓602用來保持所有的電晶體5〇〇，5 02，5 03及505運作 在該飽和範圍中。利用該電流源5 08與該負載600來隔離該 電曰a體500及503與該電壓執vDD及vss，該電晶體5〇〇， 502，503及505形成一浮動電流鏡。電晶體502及5 05的汲 極提供一浮動電流源Ii。其設計成，K1=(W/L)5〇2/(W/L)5〇〇 = (W/L)5〇5/(W/L)5〇3 此處’ W為該裝置寬度，而l為該裝置長度。根據由該閘極 -15- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 511281

、發明説明（ =源極電壓5〇〇,5()2,5。5及5()3所形成的^閉 動電流源山的數值等於該數值的乘積，即^路，該斤 Ιι=Κ*ΙΒ 如同圖6所示之電晶體5〇〇及5〇3相同的方式， =及接：〇S裝置的配對可加入並聯於電晶體5。2及 05，以提供額外的浮動電流源。 在圖7中，該電流源IB由該PM0S電晶體5〇3的沒極流到 VSS。電晶體503，相對於圖6中的電晶體5〇〇，其係二極體 連接’並具有一閘極連接到該PMOS電晶^505的閘二該 電壓偏壓602提供-偏壓電壓到讀仍電晶體5〇〇及5〇2的 閘極’其相對於圖6中的PM〇s電晶體。該負載6〇〇係連接 到電晶體5GG之汲極。電晶體5⑽具有—源極連接到電晶體 503的該源極。該浮動電流源之運作係類似於關於圖6的說 明，在此不再重複。 圖8所示為使用於圖5之電路中一高及低電壓裝置的架 構，以最大化高電壓供應應用的效能。在圖8中，該循環的 電晶體為低電壓裝置，然而其它的電晶體為高電壓裝置。 對於高電壓應用，所有電路元件必須具有高電壓崩潰保 護。這種應用的一種設計為整個皆使用高電壓裝置。但 是，南電壓裝置利用一所謂的漂移結構，因此具有較差的 裝置匹配，更多的寄生電容，及相較於具有類似裝置尺寸 的習用低電壓裝置之較低的跨導。因此，一使用所有高電 壓裝置的運算放大器將具有一較大的偏移及較少的頻寬。 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)

A7 B7 五、發明説明（13 ) 圖8所示為一中間階段的結構，其中可使用低電壓裝置來提 供一快逮變換的反應，當高電壓保護對該低電壓電晶體維 持時。 圖8的電路藉由加入電壓箝制電晶體8〇〇及8〇2來修正圖5 之電路。電晶體800及802提供電壓箝制來保護電晶體154 及156避免高壓崩潰。當該輸出電晶體很難驅動時，該電晶 體154及156的汲極-源極電壓將接近於如果沒有提供箝制的 供應電壓。然後電晶體154及156在每當該供應電壓高於其 崩潰電壓時會受到高電壓崩潰。該箝制電晶體80〇及8〇2將 限制電晶體154及156的汲極-源極電壓分別小於電晶體18ι 及800的整體閘極-源極電壓，及電晶體172及802的整體閘 極-源極電壓。該電晶體181，800與172，802的閘極-源極 電壓可藉由裝置比例及電流源173，183控制，並可獨立於 Vss及VDD中的變化。因此該電晶體18 1，800及172，802 的閘極-源極電壓可設計來限制橫跨電晶體154及156的源 極-汲極電壓到小於其崩潰電壓的數值，所以電晶體154及 156可為低電壓裝置。 藉由將橫跨電晶體154及156的源極-汲極電壓限制在一低 電壓值，電流鏡151-154及155-158可由低電壓裝置構成。 該電流鏡將提供較佳的裝置匹配，因此對該運算放大器的 輸入偏移之貢獻較少。此外，將該電流鏡151-154及155-158的電晶體為低電壓裝置，該電流鏡將轉換輸入電流 IIP+/-及Ιιν+Λ到輸出電流I0P及I〇n，其比高電壓裝置要快 得多，造成更多的放大器頻寬。 -17- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) A7 B7 五、發明説明（14 因為電晶體506追蹤電晶體156的電流，而電晶體5〇7追 蹤電晶體154的電流，藉由限制橫跨電晶體154及156的該 電壓，橫跨電晶體506及5〇7的電壓將受限，使得電晶體 506及507成為低電壓裝置。 圖9所示為根據本發明之箝制電路的通用元件，以說明可 使用與圖8元件不同的另一種電路來用於箝制。圖9的電路 包含圖6的浮動電流源之元件，所示在圖9中虛線的左方。 另外，可使用圖7的浮動電流源電路。在圖9中虛線左方的 電路進一步包含電壓偏壓電路900及902，其具有該電壓偏 壓電路900驅動該電流鏡電晶體155及156的閘極，而該電 壓偏壓電路902驅動該電流鏡電晶體15 1及152的閘極。該 電壓偏壓電路900及902可包含像是圖5中所示的電晶體 501 ’ 504，506及507元件，或其它所需要的偏壓電路。 該浮動電流源電晶體5 0 2及5 0 5係連接到電流鏡15 1 -15 4 及155-158，類似圖8的連接。在該電流鏡電晶體151_158 上的圓圈代表這些可為低電壓裝置，如同圖8，而不具有圓 圈的電晶體為較高的電壓裝置。該電流鏡輸出I〇p及i〇n係由 電晶體170及180連接在一起，類似於圖8，但該電晶體170 及180的閘極之偏壓係由通用電壓偏壓電路9〇4及905所提 供。該偏壓電路904及905係提供來顯示與圖8所示元件不 同的電路，其可用來提供該電壓VB1& VB2到個別電晶體 180及170的閘極。圖9的電路進一步包含電壓箝制電晶體 800及802，其類似於圖8，但使用通用電壓偏壓電路906及 907來偏壓該電晶體800及802的閘極。該偏壓電路906及 -18- 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 511281 A7 ___B7 五、發明説明（15 ) 907顯示不同於元件181-183及171-173的電路，其可用於 提供電壓VC1&VC2來偏壓個別電晶體800及》〇2的閘極。 由偏壓電路904-907所提供的電壓偏壓係設計來保持電晶 體170及180運作在該飽和範圍，而電晶體8〇〇及8〇2運作在 該運算放大器的正常運作範圍的中斷範圍中。當該運算放 大1§為一硬體驅動運作狀態，偏壓電路904-907將電晶體 180及802置於其中斷範圍，而電晶體17〇及800在其飽和範 圍，或另外該偏壓電路將電晶體170及800置於其中斷範 圍，而電晶體180及802在其餘和範圍中。 當該運算放大器處於該正常運作，電晶體8〇〇及8〇2處於 其中斷範圍，而電晶體170及180在其飽和範圍，所以在該 中間狀態輸出I0P的電壓等於VB1 + VgSl80，莫中VgSl80為電 晶體1 80的該閘極到源極電壓，而在該中間階段輸出i〇n的 電壓等於V^VgSwo，其中Vgsi7〇為電晶體170的該閘極到 源極電壓。當該運算放大器為硬體驅動時，一種情況是該 電晶體180及電晶體802在其中斷範圍，而電晶體17〇及8〇〇 在其飽和範圍中，所以在該中間狀態輸出I〇p的電壓等於 Vcl-VgS8〇0，而在該中間狀態輸出I on的電壓等於VB2-VgSi 70。另一個情況是電晶體17〇及8〇〇在其中斷範圍中， 而電晶體180及802在其飽和範圍中，所以在該中間階段輸 出1〇?的電壓等於¥81+乂85180，而在該中間階段輸出1〇1^的 電壓等於VC2 + Vgs17〇。藉由設計來設定vc丨，VC2，VB1& VB2的適當數值，該中間階段輸出電壓1〇?及1(^可由運作在 一高電壓崩潰範圍中而保持為低電壓電晶體154及156。 -19- 本紙張尺度適用中國國家標準(CNS) A4規格(21〇 X 297公釐）

511281 A7 B7 五、發明説明（16 ) 雖然本發明在上述藉由特例來說明，其僅是讓本技藝的 專業人士瞭解如何構建及使用本發明。許多其它修正將落 在本發明的範圍内，其範圍係由以下所提供的申請專利範 圍所定義。 -20- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐)

Claims (1)

1. 5 8 2 A B c D 六、申請專利範圍 1. 一種CMOS運算放大器的中間階段，其包含： 一第一電流鏡，其接收第一差動輸入，並具有一第一 電流鏡輸入； 一第二電流鏡，其接收第二差動輸入，並具有一第二 電流鏡輸入；及 一浮動電流鏡，其包含： 一第一 NMOS電晶體（500)，其具有共同連接的一汲 極與閘極； 一第二NM0S電晶體（502)，其具有一連接到該第一 電流鏡輸入的汲極，並具有一連接到該第一NM0S電晶 體（500)之閘極的閘極； 一第一PM0S電晶體（5〇3)，其具有一共同連接於該 第一 NM0S電晶體（500)之源極的源極，並具有一耦合到 一第一電源供應終端的汲極； 一第二PM0S電晶體（505)，其具有一共同連接於該 第一 NM0S電晶體（502)之源極的源極，並具有一耦合到 一第二電流鏡輸入的汲極； 一第一電壓供應（510)，其具有一耦合到該第一電源 供應終端的第一終端，並具有連接到該第一 PM0S電晶體 (503)及該第二PM0S電晶體（505)的一第二終端；及 一第一電流源（508)，其具有連接到一第二電源供應 終端的第一終端，及連接到該第一 NM0S電晶體（500)的 汲極之第二終端。 2. 如申請專利範圍第1項之CMOS運算放大器的中間階段， -21 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）

   5 8 2 A B c D 六、申請專利範圍 其中該第一電流鏡具有提供該中間階段的一第一輸出 (I〇p)之輸出， 其中該第二電流鏡具有提供該中間階段的一第二輸出 (I〇N)之輸出，及 其中該中間階段進一步包含： 一第三NMOS電晶體（170)，其具有連接到該中間階 段的該第一輸出（I0P)的一汲極，連接到該中間階段的該 第二輸出（Ion)的一源極，並具有一閘極； 一第三PM0S電晶體（180)，其具有連接到該中間階 段的該第一輸出（I0P)的一源極，連接到該中間階段的該 第二輸出（I0N)的一汲極，並具有一閘極； 一第一電壓偏壓電路（9〇4)，其耦合到該第三NM0S 電晶體（170)的該閘極；及 一第二電壓偏壓電路（905)，其耦合到該第三PM0S 電晶體（180)的該閘極。 3.如申請專利範圍第2項之CMOS運算放大器的中間階段， 進一步包含： 一第四NM0S電晶體（800)，其具有連接到該第二電源 供應終端的一汲極，連接到該中間階段的該第一輸出（IOP) 的一源極，並具有一閘極； 一第四PM0S電晶體（802)，其具有耦合到該第一電源 供應終端的一汲極，連接到該中間階段的該第二輸出（I0N) 的一源極，並具有一閘極； 一第三電壓偏壓電路（906)，其耦合到該第四NM0S電 -22- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)

   *、申請專利範圍 晶體（800)的該閘極；及 一第四電壓偏壓電路（907)，其耦合到該第四PMOS電 晶體（802)的該閘極。 4. 如申請專利範圍第3項之CMOS運算放大器的中間階段， 進一步包含： i 其中該第一電壓偏壓電路（904)包含： 一第二電流源（173)，其具有連接到一第二電源供應 終端的第一終端，及連接到該第三NM0S電晶體（170)的 一閘極之第二終端； 一第五NM0S電晶體（172)，其具有連接到該第一電 源供應終端的一源極，及共同連接的一閘極與汲極；及 一第六NM0S電晶體（m)，其具有連接到該第五 NM0S電晶體（172)的該汲極與閘極的一源極，並具有連 接到該第三NM0S電晶體（170)的該閘極之一閘極與汲 極， 其中該第二電壓偏壓電路（905)包含： 一第三電流源（183)，其具有連接到該第三PM0S電 晶體（180)的一閘極之第一終端，及連接到該第一電壓供 應終端的一第二終端； 一第五PM0S電晶體（181)，其具有連接到該第二電 源供應終端的一源極，及共同連接的一閘極與汲極；及 一第六PM0S電晶體（182)，其具有連接到該第五 PM0S電晶體（181)的該汲極與閘極的一源極，並具有連 接到該第四PM0S電晶體（180)的該閘極之一閘極與汲 -23 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 5 8 2 A B c D 六、申請專利範圍 極， 其中該第三電壓偏壓電路（906)包含由該第五PMOS電 晶體（181)的該閘極連接到該第四NMOS電晶體（800)的 該閘極，及 其中該第四電壓偏壓電路（907)包含由該第五NMOS電 晶體（172)的該閘極連接到該第四PMOS電晶體（802)的該 閘極。 5·如申請專利範圍第4項之CMOS運算放大器的中間階段， 進一步包含： 其中該第四NMOS電晶體（800)，該第四PMOS電晶體 (802)，及該第一及第二電流鏡的電晶體為低電壓裝置， 及 其中該第一及第二NMOS電晶體（502，500)，該第一， 及第二PMOS電晶體（505，503)為高電壓裝置，其每個 具有比該低電壓裝置要高的崩潰電壓。 6.如申請專利範圍第5項之CMOS運算放大器的中間階段， 進一步包含： 其中該第一電流鏡包含： 一第七PMOS電晶體（155)，其具有形成該第一電流 鏡輸入的一汲極，一連接到一第五電壓偏壓電路的閘 極，並具有一源極連接來接收該第一差動輸入的一第一 個（I!N + ); 一第八PMOS電晶體（156)，其具有形成該中間階段 的第一輸出（I〇p)的一汲極，一連接到一第五電壓偏壓電 · -24- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)

   5 8 2 ABC.D 六、申請專利範圍 路（900)的閘極，並具有一源極連接來接收該第一差動輸 入的一第二個（IIN-); 一第九PMOS電晶體（157)，其具有連接到該第八 PMOS電晶體（156)之源極的一汲極，一連接到該第二電 源供應終端的一源極，並具有一閘極連接到該第七PMOS 電晶體（155)的汲極；及 一第十PMOS電晶體（158)，其具有連接到該第八 PMOS電晶體（155)之源極的一汲極，一連接到該第二電 源供應終端的一源極，及連接到該第九PMOS電晶體 (I57)之閘極的一閘極；及 其中該第二電流鏡包含： 一第七NM0S電晶體（153)，其具有形成該第二電流 鏡輸入的一汲極，一連接到一第六電壓偏壓電路（902)的 閘極，並具有一源極連接來接收該第二差動輸入的一第 一個（Iip + ); 一第八NM0S電晶體（154)，其具有形成該中間階段 的第二輸出（I0N)的一汲極，一連接到一第六電壓偏壓電 路（902)的閘極，並具有一源極連接來接收該第二差動輸 入的一第二個（IIP-); 一第九NM0S電晶體（152)，其具有連接到該第八 NM0S電晶體（154)之源極的一汲極，一連接到該第一電 源供應軌（Vss)的一源極，並具有一閘極連接到該第七 NM0S電晶體（153)的汲極；及 一第十NM0S電晶體（151)，其具有連接到該第七 -25- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 511281 A8 B8 C8 D8 、申請專利範圍 NMOS電晶體（153)之源極的一汲極，一連接到該第一電 源供應執（Vss)的一源極，及連接到該第九NMOS電晶體 (152)之閘極的一閘極。 7. 如申請專利範圍第1項之CMOS運算放大器的中間階段， 進一步包含： # k 其中該第一 PMOS電晶體（503)的該汲極藉由一負載 (600)耦合到該第一電源供應終端。 8. —種CMOS運算放大器的中間階段，其包含： 一第一電流鏡，其接收第一差動輸入，並具有一第一 電流鏡輸入； 一第二電流鏡，其接收第二差動輸入，並具有一第二 電流鏡輸入；及 一浮動電流鏡，其包含： 一第一 NMOS電晶體（500)，其具有耦合到一第一電 源供應終端的一汲極； 一第二NMOS電晶體（502)，其具有一連接到該第一 電流鏡輸入的汲極，並具有耦合到該第一NMOS電晶體 (500)之閘極的閘極； 一第一PM0S電晶體（503)，其具有一共同連接的一 汲極及閘極，並具有一耦合到該第一 NMOS電晶體（500) 的源極之源極； 一第二PM0S電晶體（505)，其具有連接到該第二 NMOS電晶體（502)的一源極，及具有一連接到該第二電 流鏡輸入的一汲極； -28- 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 511281 A8 B8 C8 D8 、申請專利範圍 一第一電壓供應（510)，其具有一耦合到該第一電源 供應終端的第一終端，並具有連接到該第一 NMOS電晶 體（500)及該第二NMOS電晶體（502)的一第二終端；及 一第一電流源（508)，其具有連接到該第一PMOS電 晶體（503)之汲極的一第一終端，及連接到一第二電源供 應終端的一第二終端。 9. 如申請專利範圍第8項之CMOS運算放大器的中間階段.， 其中該第一電流鏡具有提供該中間階段的一第一輸出 (I〇P)之輸出， 其中該第二電流鏡具有提供該中間階段的一第二輸出 (I〇N)之輸出’及 其中該中間階段進一步包含： 一第三NM0S電晶體（170)，其具有連接到該中間階 段的該第一輸出（I〇P)的一汲極，連接到該中間階段的該 第二輸出（I〇N)的一源極’並具有一閘極； 一第三PM0S電晶體（180)，其具有連接到該中間階 段的該第一輸出（I0P)的一源極，連接到該中間階段的該 第二輸出（I ON)的一沒極，並具有一閘極； 一第一電壓偏壓電路（904)，其耦合到該第三NM0S 電晶體（170)的該閘極；及 一第二電壓偏壓電路（905)，其耦合到該第三PM0S 電晶體（180)的該閘極。 10. 如申請專利範圍第9項之CMOS運算放大器的中間階段， 進一步包含： -27- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)

   裝 5 8 2 A B c D 六、申請專利範圍 一第四NMOS電晶體（800)，其具有連接到該第二電源 供應終端的一汲極，連接到該中間階段的該第一輸出（I0P) 的一源極，並具有一閘極； 一第四PMOS電晶體（8〇2)，其具有搞合到該第一電源 供應終端的一汲極，連接到該中間階段的該第二輸出（I0N) 的一源極，並具有一閘極； 一第三電壓偏壓電路（906)，其耦合到該第四NM0S電 晶體（800)的該閘極；及 一第四電壓偏壓電路（907)，其㉖合到該第四PM0S電 晶體（802)的該閘極。 11. 如申請專利範圍第10項之CMOS運算放大器的中間階 段， 其中該第四NM0S電晶體（800)，該第四PM0S電晶體 (802)，及該第一及第二電流鏡的電晶體為低電壓裝置， 及 i 其中該第一及第二NMOS電晶體（502，500)，該第一 及第二PM0S電晶體（505，503)為高電壓裝置，其每個 具有比該低電壓裝置要高的崩潰電壓。 12. —種CMOS運算放大器的中間階段，其包含： 一第一電流鏡，其接收第一差動輸入，並具有一第一 電流鏡輸入及一輸出； 一第二電流鏡，其接收第二差動輸入，並具有一第二 電流鏡輸入及一輸出； 一浮動電流源，包含： ： , 一浮動電流鏡，其耦合該第一電流鏡輸入到該第二電 -?3- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）

   5 8 2 A BCD 々、申請專利範圍 流鏡輸入，該浮動電流鏡用來取消該第一及第二差動輸 入之間的輸入偏移電流，以在該第一電流鏡的該輸出及 該第二電流鏡的該輸出處提供一信號，該浮動電流鏡進 一步接在VDD及vss電壓軌之間，並用來最小化由於該 vDD及vss電壓執中的變化而在該第一電流鏡的該輸出及 該第二電流鏡的該輸出處之電流變化。 13.如申請專利範圍第12項之CMOS運算放大器的中間階 段，進一步包含： 一第一電壓箝制電路，其由該VDD電壓軌連接到該第一 電流鏡的該輸出；及 一第二電壓箝制電路，其由該Vss電壓執連接到該第二 電流鏡的該輸出，其中該第一及第二電流鏡的該電晶體 包含低電壓電晶體。 -29- 本紙張尺度適用中國國家標準(CNS) A4規格(210 x 297公釐)