TW498532B - Manufacturing method for electrostatic discharge protection structure - Google Patents
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Description
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本發明係有關於一種靜電放電保護結構之掣 。是有關於-種於低壓井區執行離子佈植製程之=: 2南壓井區形成一用以降低高壓井區電晶體之崩 靜電放電保護半導體裝置之製造方法。 電壓之 靜電放電（Electrostatic Discharge,以下以Es 稱）係普遍存在於積體電路之量測、組裝、安裝及使用曰1 過 程中。其造成積體電路損壞的可能，並間接影響電子系^充 的功能。然形成ESD應力的原因，最常見的是以三種模型 來解釋：（1)人體模型（human body model) ··這是以美軍
軍事標準 883 號方法 3015.6(MIL-STD-883，MethQd 30li 6) 所界定之模型，係指人體所帶靜電碰觸積體電路的接腳時 k成之ESD應力；（2)機器模型（machine model):係指機 器所帶靜電碰觸積體電路接腳時所造成之ESI)應力，現有 工業標準EIAJ-IC-121 method 20界定之量測方法；（3)電 荷元件模型（charge device model ):係指一原已帶有電 荷的積體電路在隨後的過程中，接觸導電物質接地，因此 對積體電路形成一ESD脈衝路徑。 在目前一般之技術中，提供了許多解決靜電放電問題 的方法。參閱第1圖，第1圖係顯示傳統具靜電放電保護結 構之内部電路元件示意圖。
半導體裝置中一般具有内部電路元件區30及一與之電 性連接之輸出入墊（I/() pad)1〇，其中，於兩者之間加入 一靜電放電保護結構2〇，以對靜電放電進行限電位和過 濾，避免發生ESD損傷。
498532 五、發明說明（2) '~'一" 靜電放電保護結構20 —般包括金氧半（mos)電晶體， 如NMOS、PMOS、或CMOS電晶體，如第2圖所示，在關0S電 晶體的場合中，閘極21和源極22接地，因此，在正常運作 時NM0S電晶體25並不導通’而在發生靜電放電時，則利用 内建NPN雙載子電晶體26(build-in parastic npn bipolar transistor)之導通，來保護内部電路元件區 3 0 ’其中’源極n +型摻雜區2 2形成射極e，汲極n +型摻雜 區2 3形成集極C ’而P型石夕基底2 4則形成基極b，由於射基 極E、B接地，當靜電放電出現在輸出入墊時，esd電壓 將觸發（trigger)寄生雙載子電晶體26，使NM0S電晶體25 因電壓崩潰（1^6 81^(1〇评11)而進入跳回區（31131)|3&(；^ region)，並藉此傳導大量的ESD電流。 、參閱第3A圖至第3C圖，第3A圖至第3C圖係顯示傳統於 半導體基底形成ESD裝置之剖面圖。 第3A圖係顯示一基底40，基底4〇上界定出接受高壓電 源（約3V〜6V )之輸入/輸出（I/O )裝置區4〇A，以及接受 ，壓電源（約0.8V〜1.5V)之核心（core)元件區4〇b。接 著，參閱第3B圖，分別於輸入/輸出（1/〇)裝置區4〇A及 核心（core)元件區40B執行離子佈植製程，在此以摻雜p 型雜質為例，以分別形成P型井區42A以及42B。由於輸入/ 輸出裝置區40A及核心元件區4〇B所承受之電源不同，因此 各自所摻雜之雜質濃度需視實際情況而定。而在輪入/輸 出裝置區40A及核心元件區40B執行離子佈植製程時，需要 兩片光罩，以分別於特定之區域摻雜所需之雜質濃度。
第5頁 498532
接著在>ε夕基底表面形成一半導體元件如電晶體。 先以淺溝槽（STI : shallow trench isolation)或區均^如 化法（L0C0S)形成之場絕緣層（field insulator)來隔離 核心元件區4〇B、輸入/輸出裝置區40A及其各自之主動區出 (acti:e area)，然後於主動區上再另以半導體製程如二 積、微影製程、和離子植入來形成閘極結構，一 / 緣層44A、44B需具備較佳之沈積品質，因此可由熱= 之氧化層形成，閘極導電層則可選擇複晶矽材質，由於^ 述均為傳統製程，在此不予繪示。其次，以閘極結構、則 46A、46B為遮蔽罩幕，將與基底具不同導電型態^離子分 別植入P型井區42A以及42B。形成一摻雜區48A、48B。例 如，利用離子佈植程序，植入N型離子如含磷（p)或含砷 (As)離子至P型井區42A以及42B之主動區，形成[推雜區 接著，於閘極結構46A、46B之侧壁形成側壁間隔物 49A、49B。舉例而言，其可先形成一覆蓋該閘極結構 46A、46B之絕緣層，例如以低壓化學氣相沈積製程 (LPCVD)形成之氧化層，接著再對該氧化層進行回蝕刻步 驟，以於閘極結構46A、46B之側壁形成侧壁絕緣間隔物 49A 、 49B 〇 接著，在核心元件區40B形成—全遮蔽罩幕5〇B，例 如’於基底40表面塗佈一層光阻材料，並於輸入/輸出裝 置區40A形成一具有開口53之遮蔽罩幕54，例如，於塗佈 一層光阻材料後，再經微影製程定義遮蔽罩幕54之圖案，
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並形成一露出N型濃摻雜區48A部份表面之開口“。接著， 口53之遮蔽罩幕54 ’將離子直接植入於濃摻雜 &481A下方。亦即將與p型井區42A具相同導電型離之p型 離子植人N型濃摻雜區觀下方之較小區域，形成二p型推 雜區52A。例如利用離子佈植程序，來植入p型離子如含硼 (B)離子，因此，形成一ESD保護裝置。 參閱第3C圖’除去遮蔽罩幕，並於間極結構偏、46β 及摻雜區48A、481A及48B表面形成金屬矽化物56Α、56β。
例如以自我對準矽化物製程（salicide)沈積金屬層以形成 金屬矽化物56A、56B。其中，金屬層一般為耐火材料組 成，例如白金（Pt)、鈷（Co)及鈦（Ti)，以金屬鈦為例，其 可以物理氣相沈積法（PVD)或化學氣相沈積法（CVD)形成， 例如，以濺鍍製程如磁控直流濺鍍法（magnetrQn DC sputtering)來沈積一鈦金屬（Ti)層，接著進行退火製程 (annealing)如快速熱製程（Rapid Thermal Pr〇cessing) 以形成金屬石夕化物介面5 6 A、5 6 B。 然而，上述製程於形成ESD保護裝置的過程中，必須 增加額外的光罩以及並另外執行離子佈植製程，使得製程 成本提高，並增加製程之複雜度。 有鑑於此’為了解決上述問題，本發明主要目的在於 提供一種靜電放電保護結構之製造方法，在複數電壓之製 程中（dual voltage process)，於執行高壓井區離子佈 植製程時，同時對低壓井區中預定形成之靜電放電保護結 構之位置摻雜離子。結果，可於低壓井區中之既定位置中
區之摻雜濃度 以及離子佈植 合度。 的’本發明提 以下步驟。首 一第一第一導 有一靜電放電 子佈植製程， 放電保護元件 二第一導電型 放電保護元件 ，以及第二汲 五、發明說明（5) 形成具有高於低壓井 無須增加額外的光罩 低，並提高製程之整 為獲致上述之目 構之製造方法，包括 子佈植製程，以形成 第一導電型態井區具 電放電區執行第二離 電型態井區及一靜電 一導電型態井區及第 第一源極，及與靜電 第二閘極，第二源極 之靜電放電保護結構。 製程，使得製程成本降 出一種靜電放電保護結 先，於基底執行第一離 電型態井區，上述第一 區，接著，於基底及靜 藉以形成一第二第一導 。最後，分別於第一第 態井區形成第一閘極， 鄰接之第一沒極，以及 圖式之簡單說明： 為使本發明之上述目的、特徵和優點能更明顯易懂， 下文特舉一較佳實施例，並配合所附圖式，作詳細說明如 下： 圖示說明： 第1圖係顯示傳統具靜電放電保護結構之内部電路元 件示意圖。 第2圖係顯示第1圖之傳統靜電放電保護結構之半導體 _ 剖面圖。 第3A圖至第3C圖係顯示傳統於半導體基底形成ESD裝 置之剖面圖。
0503-6341 twf;TSMC2001-0193;ROBERT.ptd 第 8 頁 五、發明說明（6) a 圖係^顯不根據本發明實施例所述於半導體基底形 成ESD裝置之操作流程上視圖。 第4Β圖係顯示根據本發明實施例所述# I_其麻梆 成ESD裝置之操作流程剖面圖。Μ切丰導體基底形 符號說明： 1〇〜輸出入墊 2 〇〜靜電放電保護結構 21〜閘極
2 2〜源極 25〜NMOS電晶體 26〜ΝΡΝ雙載子電晶體 30〜内部電路元件區 40、60〜基底 40Α、60Α〜輸入/輸出裝置區 4 0 Β、6 0 Β〜核心元件區 42Α、42Β、62Α、62Β 〜Ρ 型井區 44Α、44Β、66Α、66Β〜閘極絕緣層 46Α、46Β、65Α、65Β〜閘極結構 48Α、48Β、481Α、681Α、682Α、68Β、64 〜摻
4 9 A、4 9 Β、6 9 A、6 9 Β〜側壁間隔物 ’、區 50Β、54〜遮蔽罩幕 53〜開口 56Α、56Β、70Α、70Β〜金屬石夕化物
498532 五、發明說明（7) E〜射極 C〜集極 B〜基極 實施例： 參閱第4A圖至第4B圖，第4A圖係顯示根據本發明實施 例所述於半導體基底形成ESD裝置之操作流程上視圖。第 4B圖係顯示根據本發明實施例所述於半導體基底形成ESD 裝置之操作流程剖面圖。 第4A圖係顯示一基底60 ,基底6〇上定義出接受高壓電 源（約3V〜6V )之輸入/輸出（1/0 )裝置區6〇A，以及接受 ，壓電源（約(K8VH.5V)之核心（c〇re)元件區6〇β。接 著’於輸入/輸出（I/O)裝置區6〇A執行離孚佈植製程， 在j以摻雜P型雜質為例，以形成p型井區β2Α，以硼離子 來說’其摻雜劑量約為lel2cm-3〜6el3 cm-2。 接下來，於核心（core )元件區60B執行離子 程以形成P型井區62B，ϋ同時於p型井區62A上既定之 ^電元件S置區&行離子佈植製矛呈’在此以推雜p型雜質 為例：以形成一摻雜區64。由於輸入/輸出、 心兀件區60B所承受之雷沥τ γπ m ll々a 及核 濃产需损膏F _、w a — Λ、冋，因此各自所摻雜之雜質 又而視貫際If況而疋，以形成p型井區62A，以 說，其摻雜劑量約為lel2cnr3〜6el3 cm-2。 硼離子來 你始2在p型井區62A中之摻雜區64執行了至少兩次離子 -，一次為形成P型井區62A時，另_次為形抑型
0503-6341twf;TSMC2001-0193;R〇BERT.ptd 第10頁 498532
井區62B時對於摻雜區64所執行之離子佈才直，因此摻雜區 64之摻雜濃度高於p型井區62A，其離子濃度約為 lel7cm〜9el8 cm·3。在此，p型井區62a、P型井區62B以及 摻雜區6j之摻雜濃度係根據實際製程需要而定，也就是 說，可藉由調整對P型井區62A及？型井區62β之摻雜濃度以 調整所產生摻雜區64之摻雜濃度。一般而言，p型井區62八 及P型井區62B之離子濃度約glel6cnr3~5el8 cm_3。 ^參閱第48圖，接著在矽基底表面形成一半導體元件如 電晶體。例如先以淺溝槽（STI : shall〇w trench isolation)或區域氧化法（L〇c〇s)形成之場絕緣層（fieid insulator)來隔離出核心元件區6〇B、輸入/輸出裝置區 60A及其各自之主動區（active area)，然後於主動區上再 另以半導體製程如沈積、微影製程、和離子植入來形成閘 極結構，一般閘極絕緣層66A、66β需具備較佳之沈積品 質因此了由熱生長式之氧化層形成，閘極導電層則可選 擇複晶矽材質，由於前述均為傳統製程，在此不予繪示。 其次，以閘極結構65A、65B為遮蔽罩幕，將與基底具N型 態之離子分別植入P型井區62A以及62B。例如，利用離子 佈植程序，植入N型離子如含磷（p)或含砷（As)離子至p型 井區62A以及62B之主動區，形成N—摻雜區681 A、682A、及 68B。而N-摻雜區682A係形成於p型掺雜區“上。 =上所述，由於P型摻雜區64具有較P型井區62A高之 摻雜濃度，因此可以降低^摻雜區6824與1^型摻雜區64之 間PN接面的崩潰電Μ，達到了提早放電而保護核心元件區
接者’於閘極結構6 5 A 498532 五、發明說明（9) 60B之目的。 69A、69B。舉例而言，其可先形成」壁間隔物 65A、65B之絕緣層，例如以低壓化學=二，結構 (LPCVD)形成之氧化層，接著再對該氣化/ 、〜製程 驟，以於閘極結構65A、65B之側壁步曰進仃回蝕刻步 69Λ、69B。 惻土形成側壁絕緣間隔物 最後，於閘極結構65Α、65Β及摻雜區68u、6 68Β表面形成金屬矽化物7〇α、70Β。例如Α必、 物製程（sal icide)沈積金屬層以形成金屬矽化物矽化 7〇B。其中，金屬層一般為耐火材料組成，例如白金 (Pt)、始（Co)及鈦（Ti)，以金屬鈦為例，其可以物理氣和 沈積法（PVD)或化學氣相沈積法（CVD)形成，例如，以濺裔 製程如磁控直流濺鍍法（magnetr〇n Dc sputterind來沈 積一鈦金屬（Ti)層，接著進行退火製程（annealing)如快 速熱製程（Rapid Thermal Processing)以形成金屬矽化形 介面70A、70B。 根據本發明實施例，在以離子佈植製程形成P型井區 62B的同時，於p型井區62A之特定區域形成摻雜區72，相 較於習知技術而言，至少減少了一次離子佈植製程，同時 並減少了光罩使用個數，大幅降低製程成本以及複雜度。 另外，根據本發明實施例，係以執行高壓井區離子佈 植製程時，同時對低壓井區中預定形成之靜電放電保護結 構之位置摻雜離子為例。然而，靜電放電保護結構之位置
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498532 五、發明說明（10) 之位置並不受 樣可以同理適 佈植製程時， 結構之位置摻 結果，可 壓井區之摻雜 光罩以及離子 之整合度。 本發明雖 本發明的範圍 精神和範圍内 保護範圍當視 限形成於低壓井區，若形成於高壓井區，同 用，而實施之時機變更為執行低壓井區離子 同時對高壓井區中預定形成之靜電放電保護 雜離子即可。
r:壓；r之既定位置中形成具有高於低 ::度之靜電放電保護結構。無須增加額外的 佈植製程’使得製程成本降低，並提高U 以較佳實施例揭露如上’然其並非用 ，：何熟習此項技藝者’在不脫離本發明之 田可做些許的更動與潤 後附之巾料則|圍所以者為準本發月之
Claims (1)
- 498532 六、申請專利範圍 1. 一種靜電放電保 提供一基底； 執行第一離子佈植 一導電型態井區，上述 放電區； 於上述基底及靜電 以形成一第二第一導電 及 分別 態井區形 元件鄰接 二汲極。 2.如 製造方法 3 ·如 製造方法 電型態井 4.如 製造方法 程係摻雜 5·如 製造方法 於上述第 於上述第一第 成第一閘極， 之第一沒極， 申請專利範圍 ’其中上述基 申請專利範圍 ，其中上述第 區為P型井區 申請專利範圍 ’其中上述第 硼離子。 申請專利範圍 ，其中上述靜 第 護結構之製造方法，包括下列步 匕以…基底形成-第-第 一第—導電型態井區具有一靜電 區執行第二離子佈植製程，藉 〜、井區及一靜電放電保護元件； =導電型態井區及第二第一導電型 第—，極，及與上述靜電放電保護 以及第二閘極，第二源極，以及第 第1項所述之靜電放電保護結構之 底為矽基底。 第2項所述之靜電放電保護結構之 導電型態井區及第二第一導 第3項所述之靜電放電保護結構之 一離子佈植製程及第二離子佈植製 第4項所述之靜電放電保護結構之 電放電保護元件之硼離子濃度係高 第一導電型態井區及第二第一導電型態井區之498532 六、申請專利範圍 棚離子濃度 古申請專利範圍第5項所述之靜電放電保護結構之 装=、、’、其中上述靜電放電保護元件之硼離子濃度係約 略等於上述第一第一導電型態井區及第二第一導電型態井 區之侧離子濃度總和。 ” ^7 ·如申請專利範圍第β項所述之靜電放電保護結構之 製把方法，其中上述靜電放電保護元件之硼離子濃度約為 lel7cnr3 〜9el8 cnr3 〇、8 ·如申明專利範圍第7項所述之靜電放電保護結構之 象&方法，其中上述第一第一導電型態井區之硼離子濃度 約為 lel6cm~3 〜5el8 cnr3。 9 ·如申明專利範圍第8項所述之靜電放電保護結構之 3 方3 ’ f中上述第二第一導電型態井區之硼離子濃名 約為 lel6cm_3 〜5el8 cnr3。 1 〇 ·、如申請專利範圍第9項所述之靜電放電保護結構^ 裝k方法，其中上述第一離子佈植製程之硼離子摻雜 約為 lel2cnr3 〜6el3 cm-2。 。 Π •如申請專利範圍第1 〇項所述之靜電放電保護結槎 之製造方法，其中上述第二離子佈植製程之硼離子 量約為lel2Cnr3〜6el3 cnr2。 J驟· 12· —種靜電放電保護結構之製造方法，包括下列步 提供一基底；498532 六、申請專利範圍 '~~ 導電型態井區，上述第一第一導電型態井區中具有一靜 電放電區； 於上述基底及靜電放電區執行第二離子佈植製程，藉 以形成一第二第一導電型態井區及一靜電放電保護元件；9 分別於上述第一第一導電型態井區及第二第一導電型 態井區形成第一閘極，第一源極，以及與上述靜電放電保 護元件鄰接之第一汲極，以及第二閘極，第二源極，以及 第二汲極； 形成分別對準上述第一閘極及第二閘極之侧壁絕 隔物； ' 全面性形成一層間絕緣層以覆蓋上述基底以及上 一閘極及第二閘極； 於上述層間絕緣層形成複數接觸窗；及 於上述接觸窗沈積一金屬層。 電保護結構 1 3 ·如申請專利範圍第丨2項所述之靜電放 之製造方法，其中上述基底為矽基底。 ,1 4·如申請專利範圍第丨3項所述之靜電放電保護結構 之製造方法，其中上述第一第一導電型態井區及二° 導電型態井區為P型井區。 一罘一 1 5 ·如申請專利範圍第丨4項述之靜 之制谇古、土 廿山 电货^隻結構 方法，其中上述第一離子佈植製程及 製程係摻雜硼離子。 一離子佈植 1 6·如申請專利範圍第丨5項所述之靜 I方去，其中上述靜電放電保護元件之硼離子濃度係498532 六、申請專利範圍 高於上述第一第一導電型態井區及第二第一導電型態井區 之硼離子濃度。 1 7 ·如申請專利範圍第丨6項所述之靜電放電保護結構 之製造方法，其中上述靜電放電保護元件之硼離子濃度係 約略等於上述第一第一導電型態井區及第二第一導電型態 井區之硼離子濃度總和。 1 8 ·如申請專利範圍第丨7項所述之靜電放電保護結構 之製造方法，其中上述靜電放電保護元件之硼離子濃度約 為 lel7cnr3 〜9el8 cm-3 〇 1 9 ·如申請專利範圍第丨8項所述之靜電放電保護結構 之製造方法，其中上述第一第一導電型態井區之硼離子濃 度約為lel6cm_3〜5el8 cm-3。 2 0 ·如申請專利範圍第丨9項所述之靜電放電保護結構 之製造方法，其中上述第二第一導電型態井區之硼離子濃 度約為lel6cnr3〜5el8 ciir3。 21 ·如申請專利範圍第2 〇項所述之靜電放電保護結構 之製造方法，其中上述第一離子佈植製程之硼離子摻雜劑 量約為lel2cm_3〜6el3 cnr2。 22·如申請專利範圍第21項所述之靜電放電保護結構 之製造方法’其中上述第二離子佈植製程之硼離子摻雜 量約為lel2ciir3〜6el3 cir2。0503-6341twf;TSMC2001-0193;ROBERT.ptd 第17頁
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| US5674761A (en) * | 1996-05-02 | 1997-10-07 | Etron Technology, Inc. | Method of making ESD protection device structure for low supply voltage applications |
| US5966599A (en) * | 1996-05-21 | 1999-10-12 | Lsi Logic Corporation | Method for fabricating a low trigger voltage silicon controlled rectifier and thick field device |
| US5953601A (en) * | 1998-02-17 | 1999-09-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | ESD implantation scheme for 0.35 μm 3.3V 70A gate oxide process |
| US6169001B1 (en) * | 1999-02-12 | 2001-01-02 | Vanguard International Semiconductor Corporation | CMOS device with deep current path for ESD protection |
| US6329253B1 (en) * | 1999-11-05 | 2001-12-11 | Chartered Semiconductor Manufacturing Ltd. | Thick oxide MOS device used in ESD protection circuit |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7597928B2 (en) | 2003-02-27 | 2009-10-06 | Eternal Chemical Co., Ltd. | Material composition for packaging of light-sensitive components and method of using the same |
| TWI799312B (zh) * | 2022-07-05 | 2023-04-11 | 瑞昱半導體股份有限公司 | 輸出入埠電路及其晶片 |
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