TW497151B - Method for producing semiconductor with increased threshold voltage uniformity of transistor - Google Patents

Method for producing semiconductor with increased threshold voltage uniformity of transistor Download PDF

Info

Publication number
TW497151B
TW497151B TW090123295A TW90123295A TW497151B TW 497151 B TW497151 B TW 497151B TW 090123295 A TW090123295 A TW 090123295A TW 90123295 A TW90123295 A TW 90123295A TW 497151 B TW497151 B TW 497151B
Authority
TW
Taiwan
Prior art keywords
substrate
item
scope
patent application
oxide layer
Prior art date
Application number
TW090123295A
Other languages
English (en)
Inventor
Chiau-Shuen Juang
Jian-Ping Jang
Mau-Sung Tzeng
Shing-Huang Shie
Original Assignee
Mosel Vitelic Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mosel Vitelic Inc filed Critical Mosel Vitelic Inc
Priority to TW090123295A priority Critical patent/TW497151B/zh
Application granted granted Critical
Publication of TW497151B publication Critical patent/TW497151B/zh
Priority to US10/219,092 priority patent/US6677223B2/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation

Description

497151 五、發明說明（l) B~ - 本發明係有關於一種半導體製造之方法，且特別是有 關於一種提高電晶體臨界電壓均勻度之半導體製造方法， 藉由增加臨界電壓分佈之集中度而提升晶片製造時之良率 〇 在半導體晶片之製程中，晶片内電晶體之臨界電壓 (Threshold Voltage)會受到基底中摻雜粒子（如硼）濃度 之影響而變化，若在製造過程中沒有做好濃度之控制，便 會使得在同一晶片上產出之電晶體臨界電壓值有顯著差異
由於在晶片的製造過程中經常需要在爐管中進行高溫 之製程’影響摻雜粒子濃度最甚的莫過於在進行p型井區 趨入（P-body drive in)摻雜粒子及形成犧牲氧化層（sac oxide)時。在這兩種過程中均會先將晶片在9〇〇 〇c下送進 含有氧氣之氣體的爐管中，再以5 °c/min之速度升溫直到 11 00 °C ’在這種高溫下迫使摻雜粒子被趨入基底，以及基 底表面被氧化而形成犧牲氧化層。
士 然而’在上述過程中，晶片在高溫下因每一層物質之 f數不同而開始扭曲，造成某些區域晶格被拉大，使 得氧氣容易進入而與摻雜粒子中和，使摻雜粒子之濃度發 生變化’結果導致同一晶片上每個電晶體臨界電壓值分佈 過廣’很容易有過多的晶粒（d i e )因其臨界電壓值過低、 未達下限標準而成為不良品，降低製造之良率。此種現象 在製造溝渠型電晶體（trench M〇s)時，情況特別明顯。 為了解決上述問題，本發明提供一種提高電晶體臨界
497151 五、發明說明（2) 電麼均勻度之方法，使一個晶片上每個電晶體臨界電壓值 集中。 本發明之一目的在於提供一種提高電晶體臨界電壓均 勾度之半導體製造方法，包括以下步驟··提供一基底，並 將上述基底置於一含氧氣之第一氣體中趨入摻雜粒子，該 基底在第一最初溫度下進入該第一氣體中而以第一升溫速 度進行加熱到達第一最末溫度，其中上述第一最初溫度必 須，以能迫使氧氣不易進入該基底；以及將基底置於一含 3之第二氣體中進行氧化而生成氧化層，其中上述基底 ff, 度下進入第二氣體中而以第二升溫速度進行 ^ ^ ^T弟一开，皿速度必須足以能加快 層生成之速度而阻止該基底中之摻雜粒子逸出。 其中，上述基底為矽基底。而上述之 氧化層形成前於基底上形成一^样 ，更I括·在 長成，，在氧化層上：成:凹槽壁 藉由本發明之半導體製造方法，可2導電層。 雜粒子趨入及形成氧化層時，降低氧=晶片在進行換 影響，而提高臨界電壓值的均勻产，/摻雜粒子濃度的 之良率。 而提高晶片製造時 (\ 以下，就圖式說明本發明之一 均勻度之半導體製造方法之實施例捉巧電晶體臨界電壓 圖式簡單說明 第1 Α〜1 Ε圖顯示本發明之半導 石夕基底之部面圖。 义方法實施例中一
IMI 0467-6080TW ； 890029 vincent.ptd 497151 五、發明說明（3) [符號說明] 100〜石夕基底； 101凹槽； 1 0 2〜氧化層； 1 0 3〜多晶矽層。 實施例 如第1A圖所示，首先提供一矽基底1〇〇。
如第1B圖所示，在矽基底1〇〇上預置 (pre-deposition)含硼之摻雜物質，使矽基底1〇〇以最初 溫度7 5 0 C〜8 5 0 "C (在最佳實施例中以8 〇 〇它最佳）下進入含 氧氣之氣體的爐管中’再以4 °c/ min〜6 °C/ min(在最佳實施 例中以5 °C /m i η最佳）之速度升溫直到最末溫度丨丨〇 〇 〇c。如 此使彌被趨入矽基底1 〇 〇中。此時，由於降低了進行爐管 時之最初溫度，爐管中之氧氣較不易進入矽基底1〇〇中， 使被趨入之侧濃度較不受影響。 如第1 C圖所示，在矽基底丨〇 〇上利用蝕刻形成凹槽1 〇 i 如第ID圖所示，再使矽基底1〇〇以最初溫度85〇〇c〜95〇 °C(~在最佳實施例中以900它最佳）下進入含氧氣之氣體的 爐官中’再以8 °C/mi η〜12 cC/mi η(在最佳實施例中以1〇 °c /m 1 η為最佳）之速度升溫直到最末溫度丨丨〇 〇 t。如此使凹 槽101之側壁及矽基底1〇〇表面形成一犧牲氧化層1〇2。此 時’由於升溫速度較快，使犧牲氧化層丨〇 2較快形成，可 k早阻止翊從碎基底1〇〇中逸出。 如第1E圖所不，在氧化層1〇2上形成一填滿凹槽1〇1之 多晶矽層1 0 3，以做為閘極之用。
五、發明說明（4) ' 1^ ---------------- 降依:A ^之況明可以得知，由於在進行摻雜粒子趨入時 內而士土 &進入爐管之溫度，使得氧氣不易擴散進入基底 ，加、亲和ί雜粒子（如硼）之濃度；而在形成犧牲氧化層時 芦，、升酿之速度，使犧牲氧化層能快速形成而充當保護 ^ m防止氧氣之進入及摻雜粒子之逸出。兩者均達到減低 =ί摻雜粒子濃度影響之目的。因此，本發明之半導體製 $方去可減小基底摻雜粒子之濃度變化，進而使同的晶片 。之各電晶體之臨界電壓值分佈集中，提高製造時之良率 、=然本發明已以一較佳實施例揭露如上，然其並 =限^本發明，任何熟習此技藝者，在不脫離本發明 :蔓::Ξ ΐ内’當可作些許之更動與潤飾’因此本發明之； 濩乾圍©視後附之申請專利範圍所界定者為準。 ’、

Claims (1)

  1. l · 一種提高電晶體臨界 ，包括以下步驟·· 聖均勻度之半導體製造方法 提供一基底； 將該基底置於一含氧氣 5亥基底在一第一最初溫度下 升溫速度進行加熱到達一第 溫度必須足以能迫使氧氣不 將該基底置於一含氧氣 一氧化層，該基底在一第二 而以一第二升溫速度進行知 第二升溫速度必須足以能力π 該基底中之摻雜粒子逸出。 之第一氣體中趨入摻雜粒子， 進入該第一氣體中而以一第一 最末溫度’其中該第一最初 易進入該基底；以及 之第二氣體中進行氧化而生成 最初溫度下進入該第二氣體中 熱到一第二最末溫度，其中該 快該氧化層生成之速度而阻止
    2 ·如申請專利範圍第1 石夕基底。 項所述之方法，其中該基底為 3 ·如申明專利範圍第1項所述之方法，其中該第一最 初溫度為750 °C〜850 °C。 4·申請專利範圍第1項所述之方法，其中該第一升溫 速度為4 C/fliin〜6°C/min。 5·如申請專利範圍第1項所述之方法，其中該第一最 末溫度為11 0 0 °c。 6·如申請專利範圍第1項所述之方法’其中該第二最 初溫度為850 °C〜950 °C。 7 ·如申請專利範圍第1項所述之方法’其中該第二升 溫速度為8 °C/min〜12 °C/min。
    0467-6080TW ； 890029 ； vincent.ptd 第8 K 497151 六、申請專利範圍 8. 如申請專利範圍第1項所述之方法，其中該第二最 末溫度為11 0 0 °c。 9. 如申請專利範圍第1項所述之方法，其中更包括以 下步驟： 在該氧化層形成前於該基底上形成一凹槽，使該氧化 層沿該凹槽壁長成。 1 0.如申請專利範圍第9項所述之方法，其中更包括以 下步驟： 在該氧化層上形成一填滿該凹槽之導電層。 11.如申請專利範圍第1項所述之方法，其中更包括以 下步驟： 在該氧化層上形成一導電層。 1 2.如申請專利範圍第11項所述之方法，其中該導電 層係一多晶砍層。 1 3.如申請專利範圍第1項所述之方法，其中該氧化層 係一犧牲氧化層。
    0467-6080TW ; 890029 ; vincent.ptd 第9頁
TW090123295A 2001-09-21 2001-09-21 Method for producing semiconductor with increased threshold voltage uniformity of transistor TW497151B (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW090123295A TW497151B (en) 2001-09-21 2001-09-21 Method for producing semiconductor with increased threshold voltage uniformity of transistor
US10/219,092 US6677223B2 (en) 2001-09-21 2002-08-13 Transistor with highly uniform threshold voltage

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW090123295A TW497151B (en) 2001-09-21 2001-09-21 Method for producing semiconductor with increased threshold voltage uniformity of transistor

Publications (1)

Publication Number Publication Date
TW497151B true TW497151B (en) 2002-08-01

Family

ID=21679340

Family Applications (1)

Application Number Title Priority Date Filing Date
TW090123295A TW497151B (en) 2001-09-21 2001-09-21 Method for producing semiconductor with increased threshold voltage uniformity of transistor

Country Status (2)

Country Link
US (1) US6677223B2 (zh)
TW (1) TW497151B (zh)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55156370A (en) * 1979-05-25 1980-12-05 Hitachi Ltd Manufacture of semiconductor device
GB8728272D0 (en) * 1987-12-03 1988-01-06 Pilkington Plc Method of producing surface microstructure on glass
KR930006140B1 (ko) * 1988-01-21 1993-07-07 세이꼬 엡슨 가부시끼가이샤 Mis형 반도체 집적회로장치
JP3844552B2 (ja) * 1997-02-26 2006-11-15 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6559518B1 (en) * 1998-10-01 2003-05-06 Matsushita Electric Industrial Co., Ltd. MOS heterostructure, semiconductor device with the structure, and method for fabricating the semiconductor device

Also Published As

Publication number Publication date
US20030060033A1 (en) 2003-03-27
US6677223B2 (en) 2004-01-13

Similar Documents

Publication Publication Date Title
TWI430335B (zh) 選擇性沉積磊晶層的方法
SE429175B (sv) Sett att framstella en halvledaranordning
US4080618A (en) Insulated-gate field-effect transistor
CN112204710A (zh) 半导体装置及制造方法
JP4742867B2 (ja) Ｍｉｓ型電界効果トランジスタを備える半導体装置
JP2007305968A (ja) シリコンウェハ、その製造方法および半導体装置用シリコンウェハ
TW497151B (en) Method for producing semiconductor with increased threshold voltage uniformity of transistor
CN107799418A (zh) 半导体结构及其形成方法
US9431270B2 (en) Method for producing semiconductor device
CN102403272B (zh) 高压互补金属氧化物半导体的制备方法
US6872643B1 (en) Implant damage removal by laser thermal annealing
CN108630535B (zh) 半导体结构及其形成方法
JP3737504B2 (ja) 半導体装置の製造方法
CN102479713B (zh) Mosfet制造方法及mosfet
US9450070B2 (en) Method for manufacturing a silicon semiconductor substrate including a diffusion layer prior to forming a semiconductor device thereon
KR20120131813A (ko) 반도체 소자의 제조 방법
JP4004277B2 (ja) 半導体装置の製造方法
KR100780644B1 (ko) 핀트랜지스터의 제조 방법
JPH08264400A (ja) シリコン単結晶ウェハおよびその表面の熱酸化方法
JP7400834B2 (ja) 半導体装置および半導体装置の製造方法
JP3578345B2 (ja) 半導体装置の製造方法および半導体装置
KR100607800B1 (ko) 반도체 소자 제조 방법
JP2843037B2 (ja) 半導体装置の製造方法
CN103400764B (zh) 双极型晶体管的形成方法
US20020102827A1 (en) Method for controlling multiple gate oxide growing by argon plasma doping

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees