TW497126B - Discrete circuit component and its manufacturing method - Google Patents

Description

497126 五、發明說明（1) 發明之範圍 本發明大致係有關於電路元件及其製作方法。特定而言， 本發明係有關於一種適於自動化大量生產，可應用於電子 電路中之離散式電路元件（discrete circuit components)及其製作方法。 發明之背景 諸如二極體（diode)，電晶體（transistor)，電阻 (resistor)與電容（capacitor)等的主動及被動式電路元 件（active and passive circuit components)，乃是廣 泛應用於電子電路中之電路元件。不論是小信號（signa〇 或較大功率（power)用途的，線性（iinear)或數位 (d 1 g 11 a 1 )性質的電路，皆需應用到此些不同性質的離散 式電路元件。除了整合於積體電路之中的二極體，電阻與 黾谷之外，離散元件（discrete component)形式的二極 體，電阻與電容元件，是為使用量極大的電子零件。 由於，散元件形式的電路元件，其在各式各樣電子電路中 的用量相當大，且其單位售價相對於其他諸如電晶體等的 主動元件又不高，故乃是極為適於，或者是說，極 動化的大量生產。從另一角度而纟，此種數量大而低單價 的兀件，若無法利用自動化高速生產，便 的競爭力。 冏菜上 離散式電路元件有著多種型式的包裝（packaging)， 者諸如導線型包裝（leaded package)。基於小型化的需 126 五、發明說明（2) 求表面黏著技術（SMT，surface-mount technology)型 式之離散式元件，已逐漸變成微型化電子裝置所需採用的 2子元件，故以低成本進行高速率的大量生產，乃是此類 /放式私路元件之製造所必須採行的方向。不過，習知 ，之中製作此等離散式電路元件的方法，仍無法完全脫離 工加工的步驟。例如，有些型式的離散式二極體電路元 仍需要倚賴尚比例的人工生產步驟。 f 方面，有些已經自動化的離散式電路元件製造方法， 了模擬人工動作的拾取置放(pickand_piace)， 、手臂式的動作。此類設備雖可將人工干預的程度簡 叙，但由於其一次只能拾取並置放單一只電路元件的限 』頸故在其整個電路元件的製程之中，形成了明顯的流程 =方ΐ發：之1的即在於提供一種離散式電路元件及其 ;，構造可適合於SMD型式的εια標準晶片尺 而/、I k方法則可適於進行低成本的大量生產。 發明之概要 種離政式電路元件

為達前述目的，本發明提供 包含有具有第一與第二電極的一電 第-基板，其一表面上有電性連壯至；：曰_曰粒。其並有-電極之一導電線路；一第_ A 兀件晶粒之第- 至電路元件晶教之第二以：導以面上有電… 極端面，電性連結至第_ 、、、 另有一第一 1 遢、。至第&板之導電線路且互相垂直；^

五、發明說明（3) 及一第二電極端面，電性連結 =直。•中，第一與第二基板= 且互 延伸之相反方向而延伸。第一與月：f二基板之導電線路 空間係被填充以與第一盥第_ 土反之間未被佔滿之 電路元件晶粒完全力V包：：基板相同材質之材料，以將 土，明並提供一種離散式電路元 含有：（a)在一第一美 之製作方法，其步驟包 電線路，·⑻在該“電線=複數個的第一導 β二電路凡件之第一兀仔日日 導電線路；（C)在該歧電路 1電性連結該對應之第一 該第二基板上形成右—一如/±件晶粒上覆蓋一第二基板， 各與該些電路元件n矩陣複數個的第二導電線路，其 結；（d)在該第—^曰粒1之對應一個之第二電極電性連 與該些導電線路所^一土板之間未被該些電路元件晶粒 相同材質之材料，二間填充以與該第一與第二基板 以形成包夾矩陣；（11二=電路元件晶粒完全加以包封， 路元件晶粒之條體；e 1割該包失矩陣以形成單排成列電 離表面上分別覆以 ώ在違條體長軸方向上之兩切割分 至該第一與該第二導亟端面’該兩電極端面分別電性連結 別之離散電路元件。電線路’與（g)切割該條體以形成個 圖式之簡要說明 本發明之前述目的 /、特徵與優點，在參考所附圖式市 五、發明說明（4) 於後面的說明文字之中， ^ 施例進行詳細說明之後，’配合說明而非限定性質的較佳實 中，圖1至9分別顯示本畲可更易於獲得瞭解。圖式之 施例製作方法之製程步=明離散式電路元件，其一較佳實 圖1顯示本發明離散式電之各種視圖，其中·· 表面上形成有導電線路·袼元件之一基板之透視圖，其一 圖2顯示圖1基板之另一參 直的凹槽切入基板之表之透視圖，其中顯現出互相垂 圖3為一橫截面圖，其中盈’一 覆上金屬層； “肩示圖1基板上之導電線路被依序 圖4為一橫截面圖，其中g 一 有電路元件之晶粒♦ 員示圖3基板之導電線路上再定置 圖5為一橫截面圖，其中 一 件晶粒夾封組合起來、；々不第二片基板將圖4中之電路元 圖6為一橫截面圖，豆 填充以封裝材料；’、頌不圖5之兩片基板之間的空間被 圖7為一透視圖，豆φ _ w 整個大矩陣上切割分二T行成列的電路 軸方為向的透圖’其中顯不圖7之電路元件條體平行於其長 方向的、表面被覆以電極端面層；與 =9為/一橫戴面圖，其顯現本發明一較佳實施例之離散式 電路元件的横載面構造視圖。 較佳實施例之詳細說明 第

頁 五、發明說明（5) 圖1至1 0分別顯示本發明齄 例製作方法，其中數個里乂式電路元件，其-較佳實施 包含了上視圖、橫截面$:=程步驟之各種視圖。此些 別顯示本發明離散式♦跋及透視圖等的各種視圖，係分 造。下面各個步驟階段之中的構 針對本發明離散式電"二=定=性步驟， 行詳細說明。 千i作方法之一較佳實施例來進 圖1顯示本發明離散式雷一 板作為基礎，以製作離散70可以利用一片大面積的基 是，在本發明4二tii;::、:在：應先予㈣ 製程的初期階段中係作為多個中’基板1。。在 整體而共同的承載基礎。美板 :個，個別7G件的 由製程的初期開始，係隨；製： = 離散式元件’ 所有的離散式元件，在心作f驟而逐漸形成其構造。 積的基板而以有規則的方式整齊排利用2片大面 二維的矩陣。只有在製程的後 t =，例如，一個 元件，才會利用對基板100進行切^個別的離散式電路 來。 π刀d，而被互相分離開 在二較佳實施例之中，基板1GG可以利用 Onoldmg)，以適當的基體材料製成。於圖I方 在此基板100之表面上，首先采 1圖1之透視圖中， 路112。圖2係為基板100之另二透電J元件的導電線 反對於其與電路元件連結的相 · ’ "中顯不基板丨〇〇 形成的表面上，剎田嗝a制儿表即導電線路112所 利用適&製作或加工方法，形成有互相正 497126

父的，切入其表面的凹槽1〇2與1〇4。適當的模造或機械加 工的方法，即可以在基板100的外表面上形成預定的凹 槽。此些切入基板表面，且實質上具有傾斜槽壁，有著v 形橫，面的凹槽，除了在製程後段，方便於個別離散式元 件t分離之外，亦有助於穩定元件電極端面電性接觸面的 附著，避免發生電接觸面剝離脫落的情形。此些細節將於 後面詳細說明。 、

由互相垂直的凹槽丨02與1〇4所圍繞的每一矩形個空間，如 圖2中以，考；^號1 〇 β所標示者，各皆為容納一個電路元件 的平面空間。例如，圖中以虛線所描繪的每一個元件導電 接線11 2，皆各自形成於一個對應的，由垂直的凹槽所圍 繞的格狀空間之中。所有此些矩形空間即排列形成一個二 維的元件矩陣。

注到圖1中之基板1 〇 〇的表面上，如同前述，係可以容納 多個二極體導電線路11 2，以便製作多個，而非單一只 的，離散式二極體元件。此些多個二極體可在基板1〇〇之 表面上’以諸如二維矩陣的形式排列。圖1中每一個電路 兀件的凡件晶粒之導電線路丨丨2，係可以，諸如，利用含 有銀，銅或鋼合金等金屬成份的膏狀膠（paste)，以諸如 網版印刷（screen printing)等的技術，直接印製在基板 1 〇〇的表面上’並利用加溫烘烤（baking)而使膏狀膠固化 (cured) ’以形成導電線路112。應注意到，導電線路^ 2 的形成’如同習於本技藝者所可以理解的，並不限於以膏 狀膠網版印刷為限，其他諸如濺鍍（sputtering)及蒸鍍

第9頁 497126 五、發明說明（7) --- (coating)等方法，亦皆同樣可以適用。 =諸如含有銀金屬成份的膏狀銀膠係為了製成具有良好 ί ΐΠϊ電線路。當然，可以理解的是，採用其他金 !屬iL之下亦是可行的。另-方面，含有諸如銀 金屬的膏狀膠，其成份應在加溫固化之後足以與其所直接 接觸的基板100發生深入相互結合的作用，以在形成的線 路112與基板100之間，形成足夠的結合力，避免因為溫 度，濕度，與/或機械應力的影響，而發生兩者互相剝離 的情形。 另並可注意到，基板1 0 0之邊緣部份可以設置多個定位孔 _ 108。此些定位孔丨08可為本發明離散式電路元件之製作方 法的各個製程步驟提供定位之用。例如，圖1之各個<導電 線路11 2若以網版印刷的方法進行印製，則定位孔丨〇 8便可 以在製具（fixture)的配合之下，提供印刷網版的正確定 位，以便在基板1 〇 〇的預定位置上網印出導電線路丨丨2。 之後，如圖3所顯示的，在一較佳實施例之中，導電線路 112上先後形成有鎳（nickel)層114與金（g〇 id)層116。圖3 係為沿著垂直於圖1中基板1 〇 〇表面的截切平面，通過導電 線路1 1 2之對稱中心進行截切所得之橫截面圖。例如，利 用諸如電鍍（electroplating)的方式，可以先在固化後之攀 導電線路112表面上形成鎳層114，之後同樣再以電鍍的方 式再於鎳層11 4之上形成金層11 6。在本發明之較佳實施例 之中，導電線路112上所先後鍍上的鎳層114與金層116， 係可提供與後續所將接合的電路元件晶粒之間的良好接合

第10頁 497126 五、發明說明（8) 1寸著可以理解的是，更多或更少層的其他金屬材質鑛 覆三在某些情況之下，亦是可行的作法。 接f先後由鎳層114及金層Π6所覆蓋的導電線路112， 此牯便可以準備電性地連結電路元件的晶粒。如圖3所 =g 層116的表面上可以塗覆以一層含有金屬成份的膏 狀膠。此具有導電性的膏狀膠1 1 8可以，例如，為與形 成導電線路1 1 2時所使用者，相同的膏狀銀膠，並可以， 例如，同樣利用網版印刷來進行塗覆。不過，應注意的 疋，=膏狀膠層11 8在此步驟令並不進行固化。其固化將 在後續的製程步驟之中進行。 在接續的下一步驟之中，如圖4之橫截面圖所顯示的，將 多個電路元件之晶粒120，以正確的指向（〇rientati〇n)， 一次性地整列定置於基板丨〇〇之上。當完成此晶粒整列定 置步驟之後，每只電路元件之晶粒12〇皆各自被安置於其 對應的矩陣定位之中。此時，電路元件晶粒12〇的底面即 與具有尚未固化，仍具黏性的膏狀膠丨18黏合，不致於因 製程步驟中的振動等因素而輕易發生移位的情形。可以理 解的是，就諸如二極體與某些電容等，具有極性的電路元 件而言，每一只電路元件的晶粒120與膏狀膠118黏合的= 面，可為正極接點（positive terminal)或負極接點 又 (negative terminal)。但不論是正或負極，基板1〇〇上 個矩陣中的所有電路元件晶粒丨2〇之極性指向應為一致。 這是為了方便於利用諸如顏色塗料等作法而標出每—只 類具有極性之離散式電路元件的正確極性。 第11頁 497126 五、發明說明（9) " ---- 在此應注意到，在本發明之製作方法之中，此種多顆電路 兀件之晶粒在一個製程步驟之中同時到達定位的操作，可 以利用諸如採用了機械性振動原理的晶粒整列機而達成。 相較於習知技術中所採用的晶粒接線（die b〇ndin㈧作 法，本發明此製程步驟之多個晶粒同時完成整列定位的動 作，可以顯著降低整體製造成本。如同習於本技藝者所熟 知的’晶粒接線需要使用到拾取放置自動機械 (pick-and-place equipment)，不但設備成本高昂，接線 材料成本亦高昂，並由於其同時只能定位一只晶粒，故亦 形成製程的瓶頸，致使整體產出率（upH，units per hour)明顯降低。 在整個矩陣的所有電路元件晶粒12〇皆分別整列而到達圖4 中所顯示的定位，並黏附於導電性的膏狀膠層丨丨8之上之 後，如圖5所示，本發明之製程步驟即可以進行另一層基 板200的組合動作。此第二基板2〇〇，基本上可以具有9與"第 一層基板1 0 0相似或甚至相同的的構造與材質，以簡化製 造生產的複雜度。例如，若利用與圖丨中基板1〇〇完全相同 構造的第二基板20 0，則只須使基板2〇〇上製作完成的接線 212延伸端指向與基板1〇〇者18〇度相反的方向即可。 當然，此第二基板覆蓋組合的動作，必須要以足夠的定位 精確度來進行。第二基板20 0相對於第一基板1〇()的精確定 位，可以確保電路元件晶粒丨2〇的第二接線端，即圖5中晶 粒120的頂部，得以與第二基板2〇〇下表面上已覆有膏狀膠 218的導電線路212適恰地接合。當然，可以理解的是，此

497126 五、發明說明（10) 精確的定位，利用適恰的製具， 位孔108與第二基板2 00上的定配口弟—基板1〇〇上的定 之後，如圖6所顯示的，接續的,】：可方便地達成。 100及第二基板20 0之間的空間將第一基板 標示的空間，填滿經過選定之材以參考標號3 0 〇所 具，與基板m及200之製作片2；/二】如，利用適當的模

力而驅入空間3 0 0之中。Λ上Λ的原料’可以利用M 滿兩片基板之間，除了電路元件曰填粒充所的/才質應要能夠填 空間。在-較佳實施例之中；：=位置以外的所有 則在加溫模製的程序之後，此板相同的原料， 丨夂此些填入的原料310，便可斑 = Π)。與2。。=體二結合在—起，具有實質上完全相同 ΐ i:7 疋，此種封裝成型的程序，可以將電 路凡件晶粒完全地包封在保護性質的材質之中，不作避免 :::件晶：受到將來使用環境中，諸如濕度與侵蝕性氣 體專的不恰虽環境因素之影響，纟後段製程完成，t個別 離散式電路7L件被分割而成為單獨電路元件個體之後，亦 可增加整體的機械強度。

完成圖6中所描述之填充封裝成型步驟之後，包含了整個 矩陣的電路元件的，由兩片基板100與200所上下夾住的整 片構造，便可以先行切割成條，如同圖7之透視圖所顯示 的情形。其條形的分離切割，如同前述，係可以循著圖2 中所清楚顯現的凹槽而進行。但應注意的是，條形切割的 方向，應選擇垂直於圖5中基板丨00與2〇〇上所分別形成導 電線路112與212的方向進行。此時，導電線路112與212即

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直接接觸的基板100及20 0，以及填充材質3〇〇發生深入相 互結合的作用，因此即不易發生兩相剝離的現象。此外，

第14頁 497126 五 發明說明（12) 由於電極端面420與430係具有與導電線路112與212相同的 成份’故可分別在電極端面42 〇與導電線路2丨2，以及電極 端面43 0與導電線路112之間，分別形成良好的電性接觸。 接著’如圖9所示，在電極端面420及4 30的表面上，可以 利用與圖3中相似或相同的電鍍程序，依序覆以鎳層4丨4及 金層416。之後如圖8所顯示的，條體4〇〇中連結成列每一 個離散式電路元件440，便可以進一步切割分離，形成個 別的離散式電路元件。

在此應注意到，條體4〇 〇的切割可以就每一個單獨的離散 式元件4 4 0而進行，或者，亦可以數個，例如八個，離散 式元件440為一排而進行切割，形成單排式的離散式元件 (arrayed discrete component)。如此，八個或十個連成 一排的單獨離散式元件，例如電阻，即可以形成許多電路 用途之中所需使用到的，SMD型式的排阻（resistor packs)。單排式的離散式元件，在諸多PCb組裝的情況之 中’可以明顯地降低拾取置放（pick-and-place)機械的操 作時間及成本。明顯地，拾取並置放單一個排阻，比之拾 取置放十個單獨的電阻，要節省九次的動作及時間。

分割完成的每一個單一或單排式的離散式電路元件，此時 便可以進行後續的處理程序。例如，每一個製作完成的元 件可能需要進行清洗，以及電性測試等動作。檢驗合格的 離散式電路元件，便可以進行包裝，形成，諸如表面黏著 元件所典型擁有的捲帶式（tape reels)包裝。 在本發明之較佳實施例之中，經過先後鍍鎳及金層的電極

第15頁 /ΙΔΌ /ΙΔΌ 五 發明說明（13) 端面420與430，即可妆炎丄☆ 續端。如同前•，：t 發明離散式電路元件的電路接 m與金層416，係J=420與430上所先後鑛上的錄層 ^ ^ 、了提七、與其所將軟焊（soldered)於 合。可以理解的是pad)之間的良好軟焊接 潘 .^ u ^ 疋更多或更少層的其他金屬材質的鍍 =某些:青況之下，亦是可行的作法。 今二刚f 2 2明文字已是本發明特定實施例的一個完整的 仍H矸^ ^。，的修改變化，變動的構造及等效者的應用 疋1"此、、列如’雖然前述實施例之詳細說明中只廣泛 ^以離政式電路70件來說明本發明，但如同習於本技藝之 士所可以理解者，ςΜΤ期丨4 > 的離散式二極體，諸如/' Q’EIA標準晶片的各種尺寸 〜 啫如Zener，Schottky等，或者離散式 電容’無論是有否極性，或者離散式電阻，皆是可以適用 於本1明所揭不之製作方法。此外，本發明不但適用於常 見的1210 ’ 1 20 6，以及〇8〇5#SMTsEIA標準晶片尺寸，其 f係特別適於更為小型的SMT型離散式電路元件。因此， 前面的描述說明g卩不應被拿來限定本發明，而其範脅應以 後附之申請專利範圍乙節文字内容來加以界定。

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Claims (1)

1. 497126 申請專利範圍务 一種離散式電路元件，其包含有： 路元件晶粒，具有第一與第二電極； 板，其一表面上有電性連結至該電路元件晶粒之 導電線路； 一表面上有電性連結至該電路元件晶粒之 該第二電極之一導電線路； 一第一電極端面，電性連結至該第一基板之該導電線路且 一電 一第 該第 一基 一電極之 第二基板，其 互相垂直 一第二電 互相垂直 該第一與 一基 之相 件晶 與第 以包 2. 與 3. 與 4. 與 5. 板之 反方 粒與 二基 封。 如申 第二 如申 第二 如申 第二 如申 第二 極端面 :與 極端面 :其中 第二基 該導電 向延伸 該些導 板相同 請專利 基板上 請專利 電極端 請專利 基板上 請專利 電極端 ，電性連結至該第二基板之該導電線路且 板互相平行且包夹該電路元件晶粒’該弟 線路係朝向該第二基板之該導電線路延伸 ，且該第一與第二基板之間未被該電路元 電線路所佔滿之空間係被填充以與該第一 材質之材料，以將該電路元件晶粒完全加 範圍差1項之離散式電路元件，其中該第 之該些導電線路係為固化之膏狀銀膠。 範圍第1項之離散式電路元件，其中該第 - _ 面係為固化之膏狀銀膠。 範圍呈1項之離散式電路元件，其中該第 之該些導電線路係為固化之膏狀銅膠。 範圍差1項之離散式電路元件，其中該第 面係為固化之膏狀銅膠。

   第18頁 497126 六、申請專利範圍 6. 如申請專利範圍差1項之離散式電路元件，其中該第 一與第二基板上之該些導電線路係為固化之膏狀銅合金 7. 如申請專利範圍！ 1項之離散式電路元件，其中該第 一與第二電極端面係為固化之膏狀銅合金膠。 8. 如申請專利範圍呈1項之離散式電路元件，其中該第 一與第二基板上之該些導電線路上更覆有一鎳層。 9. 如申請專利範圍呈8項之離散式電路元件，其中該鎳 層上更覆有一金層。 10. 如申請專利範圍差1項之離散式電路元件，其中該第 一與第二電極端面上更覆有一鎳層。 11. 如申請專利範圍i 1 0項之離散式電路元件，其中該 錄層上更覆有一金層。 12. 如申請專利範圍差1項之離散式電路元件，其中該電 路元件晶粒係為二極體晶粒。 13. 如申請專利範圍項之離散式電路元件，其中該電 路元件晶粒係為電晶體晶粒。 14. 如申請專利範圍11項之離散式電路元件，其中該電 路元件晶粒係為電容晶粒。 15. 如申請專利範圍盖1項之離散式電路元件，其中該電 路元件晶粒係為電阻晶粒。 16. —種離散式電路元件之製作方法，其步驟包含有： (a ) 在一第一基板上形成一個矩陣複數個的第一導電線 路；

   第19頁 497126 六、申請專利範圍 (b ) 在該些導電線路上各對應定置一電路元件晶粒，且該 些電路元件之第一電極並電性連結該對應之第一導電線 路； (c) 在該些電路元件晶粒上覆蓋一苐二基板’該弟二基板 上形成有一個矩陣複數個的第二導電線路，其各與該些電 路元件晶粒中之對應一個之第二電極電性連結； (d ) 在該第一與第二基板之間未被該些電路元件晶粒與該 些導電線路所佔滿之空間填充以與該第一與第二基板相同 材質之材料，以將該些電路元件晶粒完全加以包封，以形 成包夾矩陣；

   (e ) 切割該包夾矩陣以形成單排成列電路元件晶粒之條 體； (f) 在該條體長軸方向上之兩切割分離表面上分別覆以電 極端面，該兩電極端面分別電性連結至該第一與該第二導 電線路；與 (g) 切割該條體以形成個別之離散電路元件。 17. 如申請專利範圍差1 6項之離散式電路元件製作方 法，其中該第一與第二基板上之該些導電線路係為固化之 膏狀銀膠。

   18. 如申請專利範圍差1 6項之離散式電路元件製作方 法，其中該第一與第二電極端面係為固化之膏狀銀膠。 19 如申請專利範圍差1 6項之離散式電路元件製作方法， 其中該第一與第二基板上之該些導電線路係為固化之膏狀 銅膠。

   第20頁 497126 六、申請專利範圍 2 0. 如申請專利範圍里1 6項之離散式電路元件製作方 法，其中該第一與第二電極端面係為固化之膏狀銅膠。 2 1 如申請專利範圍呈1 6項之離散式電路元件製作方法， 其中該第一與第二基板上之該些導電線路係為固化之膏狀 銅合金膠。 22. 如申請專利範圍差1 6項之離散式電路元件製作方 法，其中該第一與第二電極端面係為固化之膏狀銅合金 2 3. 如申請專利範圍差1 6項之離散式電路元件製作方 法，其中該第一與第二基板上之該些導電線路上更覆有一 錄層。 24. 如申請專利範圍差2 3項之離散式電路元件製作方 法，其中該鎳層上更覆有一金層。 25. 如申請專利範圍盖1 6項之離散式電路元件製作方 法，其中該第一與第二電極端面上更覆有一鎳層。 2 6. 如申請專利範圍i 2 5項之離散式電路元件製作方 法，其中該鎳層上更覆有一金層。 27. 如申請專利範圍j 1 6項之離散式電路元件製作方 法，其中該電路元件晶粒係為二極體晶粒。 2 8. 如申請專利範圍j 1 6項之離散式電路元件製作方 法，其中該電路元件晶粒係為電晶體晶粒。 2 9. 如申請專利範圍！ 1 6項之離散式電路元件製作方 法，其中該電路元件晶粒係為電容晶粒。 3 0. 如申請專利範圍差1 6項之離散式電路元件製作方

   497126 六、申請專利範圍 法，其中該電路元件晶粒係為電阻晶粒。

   111111 第22頁 497126 和年》月》a - __補元 108

   圖2