TW495883B

TW495883B - Method of fabricating an insulating layer

Info

Publication number: TW495883B
Application number: TW090111330A
Authority: TW
Inventors: Chien-Wei Chen; Shin-Yi Tsai; Ming-Chung Liang; Jiun-Ren Lai
Original assignee: Macronix Int Co Ltd
Priority date: 2001-05-11
Filing date: 2001-05-11
Publication date: 2002-07-21
Also published as: US6492214B2; US20020168811A1

Description

495883 五、發明說明

發明之領域本發明係提供一種電性絕緣層的製作方法，尤指一種可作為佈植埋藏位元線之遮罩層的電性絕緣層之製作、方法。曰、背景說明個70整的積體電路通常是由成千上萬個金屬氧化半導體（metal oxide semiconductor, M 0S)電晶體所構成。為了防止相鄰的電晶體發生短路（sh〇rf circuit)的現象’各相鄰的電晶體間均會利用一場氧化層（F q X )或隔離淺溝（shallow trench isolation， STI)來加以隔離。然而隨著元件積集度之提昇，尤其在0.18/zm 以下之半導& 製程中，製程空間（process window)亦愈來愈小，因此並不適用區域場氧化法（local oxidation, LOCOS)於埋元線（buried bit line)上方製作場氧化層來作為隔離必須另外尋求合適之替代方法。 ’ 請參考圖一至圖四，圖一至圖四為習知製作一電+ % 丨土、名緣層2 2的方法示意圖。如圖一所示，習知方法係先於—，導體基底10表面形成一由導電層12、氮矽層（silic〇n 半 nitride 1 ay e r ) 1 4、抗反射層（anti-reflection coating, ARC)16以及頂蓋層（cap layer〇18堆疊而成的多

第5頁 0 495883 五、發明說明（2) 層結構，然後利用黃光暨蝕刻製程（photo and etching process， PEP)於該多層結構上定義並形成至少一閘極 20。然後，如圖二所示，進行一第一離子佈植製程（i on implantation process)，利用氮石夕層14作為間極2〇之遮罩，以於閘極2 0兩側之半導體基底1 0中形成一換雜區，作為埋藏位元線（buried bit line)21。之後再進行一低壓 4匕學氣才目沉積（low — pressure chemical vapor deposition， LPCVD)製程，利用四乙氧基石夕烧 (tetra-ethyl-ortho-silicate, TE0S)作為主要反應氣體，以於半導體基底1〇表面形成一厚度大於閘極2〇高度的二氧化矽（S i 〇2 )層，即電性絕緣層2 2。而在進行L P C V D製程時’由於閘極2〇與半導體基底10之間具有數千埃之高度落差’因此使得電性絕緣層2 2之表面呈現一高低起伏之輪廊（p r 〇 f i 1 e ) ’尤其會於閘極2 〇外側產生一下凹的曲線。如圖二所示’隨後進行一平坦化（planarization)製程’以氮矽層14作為製程終點（end_p〇int)，利用化學機械研磨（chemical、mechanical polishing，CMP)或回餘刻 (etching back)等方法去除閘極2〇上方之頂蓋層18、抗反射層1 6以及電性絕緣層2 2，且閘極2 0外側殘留有部份之電性絕緣層2 2。值得注意的是，由於閘極2 〇外側之電性絕緣層2 2於沉積製程中就已經產生下凹的輪廓，因此.進行該

495883 五、發明說明（3) 平坦化製程之後，電性絕緣層2 2表面仍維持原來之下凹輪廓。如圖四所示，然後進行一濕蝕刻製程去除閘極2 (Γ結構之氮矽層1 4，以暴露出閘極之導電層1 2表面。接著再進行一第二離子佈植製程對導電層1 2進行摻雜，藉以降低閘極 2 0之電阻值。在進行第二離子佈植製程時，覆蓋於埋藏位元線2 1上方之電性絕緣層2 2可以作為一遮罩層（m a s k 1 a y e r )，因此可以避免離子植入埋藏位元線2 1而影響摻質濃度。利用電性絕緣層2 2作為佈植遮罩時，雖然電性絕緣層 2 2總高度c大於閘極2 0高度d，但是由於電性絕緣層2 2的凹角深度b直接影響了電性絕緣層2 2作為遮罩層的有效高度 a，因此若凹角深度b無法有效降低，則勢必嚴重影響上述離子佈植製程對於埋藏位元線2 1之摻質濃度分布。另一方面，電性絕緣層2 2之凹角結構也使得後續填於凹角内的薄膜層（未顯示）愈容易產生斷裂（cracking)的現象，進而降低產品之良率。發明概述因此，本發明之目的即在提供一種具有足夠之有效高度之電性絕緣層的製作方法，以使埋藏位元線之摻質濃度

495883 五、發明說明（4) 可以達到電性要求。本發明之另一目的在提供一種避免產生下凹輪廓之電性絕緣層的製作方法，以避免電性絕緣層上方的薄膜層產生斷裂現象。在本發明之最佳實施例中，首先提供一半導體基底，並於半導體基底表面至少形成一閘極以及於閘極兩側之半導體基底中形成一埋藏位元線，且閘極至少包含有一導電層以及一頂蓋矽氧層。接著於半導體基底表面形成一厚度大於閘極高度之電性絕緣層，且電性絕緣層具有一高低起伏之表面。然後於電性絕緣層表面覆蓋一平坦層，以使半導體基底具有一約略平坦之表面。然後依序進行一平坦化製程以去除部份之平坦層直至電性絕緣層表面，進行一第一蝕刻製程以完全去除平坦層，以及進行一第二蝕刻製程以去除覆蓋於閘極上方之電性絕緣層以及間極了貝蓋石夕氧層，並使殘留於閘極外侧之電性絕緣層具有一上凸之輪廓。由於本發明利用平坦層以及特殊選擇比之蝕刻方法去除部份電性絕緣層，因此可以避免習知殘留於閘極兩側之電性絕緣層有效高度不足的問題，因此電性絕緣層可以為後續調整閘極電阻值之佈植製程提供一有效高度之遮罩，以避免影響埋藏位元線之摻質濃度。此外，本發明之電性

495883 五、發明說明（5) 絕緣層表面具有一上凸輪廓，因此可以避免習知之電性絕緣層之凹角結構所可能衍生的薄膜層沉積困難以及斷裂等現象，進而可以提高產品良率。發明之詳細說明請參考圖五至圖十一，圖五至圖十一為本發明製作一電性絕緣層4 2的方法示意圖。如圖五所示，本發明方法係先於一半導體基底30表面形成一由導電層32、氮矽層34、抗反射層（A R C ) 3 6以及頂蓋層3 8堆疊而成的多層結構。在本發明之最佳實施例中，導電層3 2係為一多晶石夕層，抗反射層3 6係由氮氧化石夕（s i 1 i c ο η ο X y n i t r i d e， S i Ο N)所構成，而頂蓋層3 8則係為一石夕氧層（s i 1 i c ο η o x i d e 1 a y e r )。然後利用一黃光暨蝕刻製程（P E P )於該多層結構上定義並形成至少一閘極40。如圖六所示，接著進行一第一離子佈植製程（i ο η implantation process)，利用氮石夕層34作為閘極40之遮罩，以於閘極4 0兩側之半導體基底3 0中形成一摻雜區，作為埋藏位元線4 1。之後再進行一低壓化學氣相沉積 (LPCVD)製程，利用四乙氧基矽烷（TE0S)作為主要反應氣體，於半導體基底30表面形成一厚度大於閘極40高度的二氧化矽（S i 02)層，即電性絕緣層4 2。而由於閘極4 0與半導體基底3 0之間具有數千埃之高度落差，因此電性絕緣層4 2

495883 五、發明說明（6) 之沉積表面會呈現一高低起伏之輪廓，尤其會於閘極4 0外側產生一下凹的曲線。為了克服電性絕緣層4 2之下凹輪廓於後續製程所可能衍生的問題，因此接下來再於半導體基底30表面覆蓋一平坦層（planar layer)44，例如利用二有機高分子塗旋製程產生一具有良好填溝能力（gap filling capability)的平坦層，例如由Allied signal公司出品之 ACCUFLO有機高分子，以促進半導體基底30表面之平坦化。如圖七所示，隨後進行一平坦化（planarization)製程，利用回ϋ刻（etching back)方法並調整平坦層44與電性絕緣層4 2之#刻率（e t c h i n g r a t e )，使平坦層4 4與電性絕緣層4 2之選擇比小於1 ，以選擇性地去除覆蓋於閘極4 0 上方之平坦層4 4，並停止於閘極4 0上方之電性絕緣層4 2表面，亦即以電性絕緣層4 2之上凸部份作為該平坦化製程的製程終點（e n d - ρ 〇 i n t )，同時在閘極4 0外側之電性絕緣層 4 2上方仍殘留有部份之平坦層4 4。之後，如圖八所示，利用一第一蝕刻製程來進行一定程度之過度蝕刻（over e t c h )，第一蝕刻製程係與上述之平坦化製程内容完全相同，以完全去除平坦層44。而由於在第一蝕刻製程中，殘留於閘極40外側之平坦層44的蝕刻率係小於閘極40正上方之電性絕緣層4 2，因此在第一蝕刻製程結束後，會使得殘留之電性絕緣層4 2表面產生一高低起伏的輪廓，亦即在閘極4 0外側產生一上凸之尖角結構，同時亦在閘極4 0上方產

第10頁 495883 五、發明說明（7) 生一地勢較低且較為平坦之輪廓。如圖九所示，接著進行一第二蝕刻製程，去除閘極4 0 上方之氧化層，包括電性絕緣層4 2以及頂蓋層3 8，直至抗反射層36表面。其中第二ϋ刻製程係在一加入適量氬氣 (a r g ο η，A r )之環境下進行，並調整電性絕緣層4 2與抗反射層3 6及氮石夕層3 4之#刻率（e t c h i n g r a t e )，使電性絕緣層4 2與抗反射層3 6及氮矽層3 4之選擇比大於1 ，以促使閘極4 0外側之電性絕緣層4 2的尖角結構平坦化。如圖十所示，隨後再進行一第三蝕刻製程，調整電性絕緣層4 2與抗反射層3 6及氮矽層3 4之蝕刻率，使電性絕緣層4 2與抗反射層3 6及氮石夕層3 4之選擇比小於1 ，以去除閘極4 0結構中由氮氧化矽所構成的抗反射層3 6。值得注意的是，第三蝕刻製程包含適量之過度餘刻，以去除部份氮碎層34 ’並暴露出氮石夕層3 5表面。如圖十一所示，接著再進行一第四蝕刻製程，利用熱磷酸（hot Η3Ρ04)完全去除氮矽層35。此時殘留於間極40外側之電性絕緣層4 2仍維持一上凸輪廓。在本發明之最佳實施例中，電性絕緣層4 2之有效高度a約為1 2 0 0至1 8 0 0埃，而閘極導電層3 2高度d則約為6 0 0至1 0 0 0埃。最後再進行一第二離子佈植製程對導電層3 2進行摻雜，藉以降低閘極4 0 之電阻值。在第二離子佈植製程中，覆蓋於埋藏位元線4 1 上方之電性絕緣層4 2可以作為一遮罩層，因此可以避免離

495883 五、發明說明（8) 子植入埋藏位元線4 1而影響摻質濃度。由於本發明係先於電性絕緣層4 2表面形成平坦層4 4，以抑制薄膜沉積製程隨著閘極4 0與半導體基底3 0之高度落差形成之下凹輪廓。之後再利用特殊選擇比之蝕刻製程，逐一去除覆蓋於閘極4 0結構之頂蓋層3 8、抗反射層3 6以及氮矽層3 4，以暴露出導電層3 2表面並使殘留於閘極4 0兩側之電性絕緣層4 2具有一上凸輪廓。因此，本發明可以獲得一具有足夠有效高度之電性絕緣層4 2作為埋藏位元線4 1的遮罩，以使閘極4 0與埋藏位元線4 1均能獲得符合電性需求之摻質濃度分布。相較於習知之電性絕緣層之製作方法，本發明利用薄膜沉積以及特殊選擇比之蝕刻方法來製作電性絕緣層，因此可以避免習知之電性絕緣層有效高度不足的問題，以使埋藏位元線之摻雜濃度可以達到電性要求。此外，本發明之電性絕緣層表面具有一上凸結構，因此可以避免習知之電性絕緣層之凹角結構所可能衍生的薄膜層沉積困難以及斷裂等現象，進而可以提高產品良率。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明專利之涵蓋範圍。

第12頁 495883 圖式簡早說明圖示之簡單說明圖一至圖四為習知製作一電性絕緣層的方法示意、圖。圖五至圖十一為本發明製作一電性絕緣層的方法示意圖。圖示之符號說明 10 半導體基底 12 導層 14 氮矽層 16 抗反射層 18 頂蓋層 20 問才虽 2 1 埋藏位元線 22 電性絕緣層 a 電性絕緣層有效高度· b 凹角深度 C 電性絕緣層總度 d 閘極度 32 導電層 3 6 抗反射層 4 0 閘極 42 電性絕緣層 3 0 半導體基底 3 4 '35 氮矽層 38 頂蓋層 4 1 埋藏位元線 4 4 平坦層

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Claims

495883 六、申請專利範圍 1 . 一種電性絕緣層（i n s u 1 a t i n g 1 a y e r )的製作方法包含有下列步驟：提供一半導體基底；，於該半導體基底表面至少形成一閘極，且該閘極至少包含有一導電層以及一頂蓋石夕氧層（cap oxide layer)依序堆疊於該半導體基底上；於該半導體基底表面形成一厚度大於該閘極高度之電性絕緣層，且該電性絕緣層順著該閘極結構地勢 (topography)產生一高低起伏之表面；於該電性絕緣層表面形成一平坦層（p 1 a n a r 1 a y e r )，以使該半導體基底具有一約略平坦之表面；進行一平坦化製程，去除部份之該平坦層直至該電性絕緣層表面；進行一第一蝕刻製程，完全去除該平坦層；以及進行一第二蝕刻製程，去除覆蓋於該閘極上方之該電性絕緣層以及該頂蓋矽氧層，且殘留於該閘極外側之該電性絕緣層具有一上凸之輪廓（protrusive surface)。 2. 如申請專利範圍第1項之方法，其中該電性絕緣層之有效高度約為1200〜1800埃（angstrom，A)。 3. 如申請專利範圍第1項之方法，其中該閘極兩側之該半導體基底中設有一埋藏位元線（buried bit line)。

第14頁第該行進於中其法方之項阻電 η 一 ο之 (i層程電製導植該佈整子調離來一用有以含， 1 包} 第另S 丨.e 圍法 C 範方利該專，請後申之如程製 5刻 Γ 495883 六、申請專利範圍 4. 如申請專利範圍第1項之方法，其中該閘極另包含有一抗反射層（anti-reflection coating, ARC)以及一氮石夕層（silicon nitride layer) 設於該頂蓋石夕氧層與該、導電層之間。 6. 如申請專利範圍第5項之方法，其中該離子佈植製程係利用該電性絕緣層作為遮罩（mask )，以避免離子植入該導電層兩側之該半導體基底中。 7. 如申請專利範圍第5項之方法，其中於進行該第二蝕刻製程之後以及進行該離子佈植製程之前，該方法另包含有一第三蝕刻製程，用來去除該抗反射層、該氮矽層直至該導電層表面。 8. 如申請專利範圍第1項之方法，其中該電性絕緣層係為一四乙氧基石夕烧（tetra-ethyl-ortho-silicate， TEOS) 所構成的氧化層。 9. 如申請專利範圍第1項之方法，其中該平坦層係利用

第15頁 495883 六、申請專利範圍一旋塗式有機高分子（spin-on organic polymer)製程所形成。 10. 如申請專利範圍第1項之方法，其中該平坦化製程係為一回#刻（etch back)製程。

11. 如申請專利範圍第1 0項之方法，其中該回蝕刻製程對於該平坦層與該電性絕緣層之#刻率（etching rate)選擇比小於1。

12. 如申請專利範圍第1項之方法，其中該第一蝕刻製程對於該平坦層與該，電性絕緣層之钱刻率（e t c h i n g r a t e )選擇比小於1 ，以使經蝕刻後殘留於該閘極外側之該電性絕緣層高於覆蓋於該閘極上方之該電性絕緣層。

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