TW490799B - Semiconductor device for reducing junction leakage current and narrow width effect, and fabrication method thereof - Google Patents

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Description

五 經濟部智慧財產局員工消費合作社印製 490799
File: 7869pif.doc/009 A7 B7 發明說明（/) 發明背景 1. 發明領域 本發明是有關於一種半導體元件及其製造方法，且 特別是有關於一種半導體元件及其所對應之製造方法，其 在製作上係利用自行對準局部場植入技術（sdf-angned local field implantation technique)，使得接點漏電流（junction leakage current)及狹寬效應（narrow width effect)的發生會減 少，其中狹寬效應係指當溝渠寬度變窄時，啓始電壓 (threshold voltage)會快速地下降的效應。 2. 相關技術說明 淺溝渠隔離（shallow trench isolation，STI)製程一般 是用來隔離相鄰之半導體元件的單元胞(unit cells)，比如是 動態隨機存取記憶體元件（dynamic random access memory， DRAM)。然而當半導體元件之整合密度增加時，就淺溝渠 隔離製程而言，埋藏在溝渠內之隔離區域寬度會變得更窄， 如此並不容易塡入絕緣材質於溝渠中。 因此可以將溝渠深度設計得較淺，如此溝渠便可以 較容易塡入絕緣材質於其中，因而可以改善溝渠的埋入品 質，及場效電晶體（field transistor)的運作，然而相鄰之單 元胞間的隔離品質便會降低。爲了解決這個問題，在溝渠 塡入絕緣材料之後，便以場離子植入（field-ion implanted) 的方式，約在lOOkeV的能量下，將溝渠的整個表面及主動 區域植入大量的P型摻質（dopant)，比如是硼（8E12/cm2)。 5 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱) ------------4 (請先閱讀背面之注意事項再填寫本頁) 訂---------線j 490799 A7
File: 7869pif.doc/009 五、發明說明（2 ) 如此將通道阻絕雜質區域（channel stop impurity region)形 成在隔離區域及主動區域較低的部份，因此場效電晶體 (field transistor)之啓始電壓（threshold voltage)會增加，且 單元胞之間的隔離特性會改善。 然而，就淺溝渠隔離製程而言，爲了增進單元胞之 間的隔離效果，而趨以高能量地植入大量的摻質於通道阻 絕中，然而如此使得漏電流會發生在接點區域（源極/汲極 區域）之邊緣表面及接點區域的下部之間，因此接點漏電流 的現象會更爲嚴重。 爲了解決這些問題，許多技術因而便提出來，這些 技術包括加深溝渠深度及在溝渠中塡入不同的材質；這些 技術亦包括在進行場離子植入技術時，減少摻質植入於基 底整個表面的劑量；以及這些技術還包括一種補償離子植 入的方法，其係利用離子植入的方式植入相反型態的摻質 在接點區域，如此可以彌補位在接點區域由場離子植入的 摻質濃度過高的情況。 然而，就加深溝渠深度及在溝渠中塡入不同的材質 之技術而言，其中塡入溝渠的操作並非容易的，此乃由於 在製作較深的溝渠時，會有蝕刻損毀及應力的產生，而導 致接點漏電流會增加。另外，在進行場離子植入技術時， 減少摻質植入於基底整個表面的劑量，會使得由於場效電 晶體的活化（activation)作用，造成單元胞之間的隔離效果 難以達到預期的要求。此外，就補償離子植入方法而言， 在進行傳統離子植入時必須利用高能離子植入的方式，如 6 本紙張尺度適用中國國家標準（CNS)A4規格⑵0 X 297公爱) " " --------------------訂---------線Φ (請先閱讀背面之注音？事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 490799
File: 7869pif.doc/009 A7 五、發明說明（3 ) 此離子植入會使得接點區域有瑕疵的產生，導致漏電流會 增加。 (請先閱讀背面之注意事項再填寫本頁) 再者，淺溝渠隔離方法亦會發生狹寬效應的現象。 由於如硼的P型摻質會有分離的效果，因而可以在進行以 下的製程時，彌補溝渠接面的瑕疵，然而就狹寬效應而言， 當通道寬度縮窄時，啓始電壓依然會快速地下降。 發明槪要 爲解決上述的問題，本發明的目的之一就是在提供 一種半導體元件，使得接點漏電流及狹寬效應的發生會減 少，並且改進單元胞之間的隔離特性。 本發明的另一目的就是在提供一種製造半導體元件 的方法。 經濟部智慧財產局員工消費合作社印製 爲了達成上述的目的，本發明提出一種半導體元件。 此半導體元件，包括：一半導體基底，其中一主動區域及 一隔離區域係形成在半導體基底的內部，而隔離區域還具 有一溝渠。一間隙壁，形成在溝渠之側壁。一通道阻絕雜 質區域，係藉由間隙壁以進行自行對準之步驟，使得通道 阻絕雜質區域僅形成在隔離區域之較低部位。一隔離絕緣 積層，塡入於溝渠中。以及一閘極圖案，形成在隔離絕緣 積層上及主動區域上。 在較佳的情況下，半導體基底係爲p型之半導體基 底，而通道阻絕雜質區域係摻雜p型摻質。 由於通道阻絕雜質區域係僅形成在隔離區域之較低 7 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 490799
File: 7869pif·d〇c/009 A7 ___B7 五、發明說明（斗） 部位’因此可以改善單元胞之間的隔離特性，並且施加在 接點區域的電壓會形成較弱的電場，因此可以減少接點漏 電流的發生。 依照本發明一較佳實施例，通道阻絕雜質區域會形 成在主動區域的邊緣部份。由於通道阻絕雜質區域會形成 在主動區域的邊緣部份，因此可以減少狹寬效應的發生， 亦即當通道寬度變得較窄時，啓始電壓並不會快速地下降。 爲達成本發明的另一目的，提出一種半導體元件製 作方法，其步驟包括：形成一罩幕圖案於一半導體基底上。 然後利用罩幕圖案爲蝕刻罩幕，並蝕刻半導體基底，以形 成一溝渠’因而定義出一隔離區域及一主動區域於半導體 基底的內部’其中溝渠係形成在隔離區域。在形成溝渠之 後’藉由氧化溝渠的表面，以形成一溝渠氧化積層於溝渠 之側壁及底部上。 接下來’會形成一積層於半導體基底之整個表面上， 其中積層係用以製作一間隙壁。然後利用罩幕圖案及用以 製作間隙壁之積層作爲離子植入罩幕，並以自動對準場離 子植入的方式，植入一摻質於半導體基底之整個表面，因 此僅會局部形成一通道阻絕雜質區域於隔離區域之較低部 位。由於通道阻絕雜質區域僅形成在隔離區域之較低部位， 因此可以改善單元胞之間的隔離特性，並且施加在接點區 域的電壓會形成較弱的電場，因此可以減少接點漏電流的 發生。 然後會以非等向性触刻的方式餘刻積層’以形成間 8 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------------訂---------線 Aw. (請先閲讀背面之注意事項再填寫本頁) 490799 經濟部智慧財產局員工消費合作社印製
File: 7869pif.doc/009 A7 五、發明說明（f ) 隙壁於溝渠之側壁上。接下來，利用間隙壁及罩幕圖案作 爲離子植入罩幕，以形成一通道阻絕雜質區域。 接下來，將作爲離子植入罩幕之罩幕圖案除去後， 會形成一隔離絕緣積層於溝渠內。然後一閘極圖案可以形 成於主動區域之上及隔離絕緣積層上。 依照本發明的一較佳實施例，在形成溝渠之後，還 進行蝕刻罩幕圖案之製程，以暴露出主動區域的邊緣部份， 並且還會形成通道阻絕雜質區域於主動區域的邊緣部份。 如此由於通道阻絕雜質區域還形成在主動區域的邊緣部 份，因此可以減少狹寬效應的發生，亦即當通道寬度變得 較窄時，啓始電壓並不會快速地下降。 圖示簡單說明 爲讓本發明之上述和其他目的、特徵、優點能更明 顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳 細說明如下： 第1圖繪示依照本發明第一較佳實施例之一種半導 體元件之平面圖。 第2圖至第6圖繪示依照本發明第一較佳實施例之 一種半導體元件製程之剖面圖。 第7圖繪示繪示依照本發明第二較佳實施例之一種 半導體元件之平面圖。 第8圖至第11圖繪示依照本發明第二較佳實施例之 9 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 490799
File: 7869pif.doc/009 A7 _B7 五、發明說明（b ) 一種半導體元件製程之剖面圖。 第12圖繪示依照本發明之半導體元件及傳統之半導 體元件在電場強度及摻質摻雜濃度相對於距離半導體元件 之接點區域表面的深度之間的關係曲線圖。 第13圖繪示依照本發明之半導體元件及傳統之半導 體元件在接點漏電流與接點崩潰電壓之間的關係曲線圖。 第14圖繪示依照本發明之半導體元件及傳統之半導 體元件在胞接點間之擊穿特性的曲線圖。 第15圖繪示依照本發明之半導體元件及傳統之半導 體元件在狹寬效應上的曲線圖。 圖號標示說明 21 :半導體基底 23 :墊氧化積層 25 :罩幕積層 25a :罩幕圖案 27 :溝渠 29 :溝渠氧化積層 31 :積層 31a :間隙壁 33a :通道阻絕雜質區域 35 :隔離絕緣積層 37 :閘極圖案 39 :源極/汲極區域 10 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 490799
File: 7869pif.doc/009 A7 一 B7 五、發明說明（η ) AR :主動區域 IR :隔離區域 PB :邊緣 本發明詳細說明 以下將詳細地敘述本發明，並同時參照本發明之較 佳實施例的相關圖示。然而本發明的應用可以依照各種不 同的形式，並非限定在本說明書中的實施例。在實施例中 將詳盡而完整地揭露本發明，並且將本發明完整地傳達給 熟習該項技藝者知曉。在圖示中，係將元件型態放大以淸 楚地說明。一樣的標號代表在所有圖中表示一樣的元件。 必須要了解地’ 一積層位在另一積層之上或者位在一半導 體基底之上，其意義是指此積層是可以直接位在另一積層 上或者直接位在半導體基底上，亦可以是此基層與另一基 層之間或者與半導體基底之間具有中間積層。 第1圖及第6圖繪示依照本發明第一較佳實施例之 一種半導體元件。 桌1圖繪不依照本發明第一較佳實施例之一種半導 體元件的平面圖。第6圖繪示對應於第1圖中剖面線a-a、 b-b、c-c之剖面圖。 依照第一較佳實施例之半導體元件包括一半導體基 底21(semiconductor substrate)，半導體基底21具有一主動 區域（active region，AR)及一隔離區域（isolation region，IR)， 其中絕緣區域包括一溝渠。在本實施例中，半導體基底21 11 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------訂---------^ AWI (請先閱讀背面之注咅？事項再填寫本頁) 490799 A7 B7
File: 7869pif. doc/009 五、發明說明（8 ) 係爲P型的基底。一溝渠氧化積層29(trench oxidation layer) 係形成在溝渠的側壁及其底部。一間隙壁31a(spacer)形成 在溝渠氧化積層29上。溝渠塡充有一隔離絕緣積層 35(isolation insulating layer)，一閘極圖案 37(gate pattern) 形成在隔離絕緣積層35及主動區域上。 一通道阻絕雜質區域33a(channei st〇p imPurity region)可以自行對準於間隙壁31a的位置，並且只形成在 隔離區域較低的部位，通道阻絕雜質區域33a係利用自行 對準局部場離子植入技術製作而成。通道阻絕雜質區域33a 可以摻入P型摻質，比如是硼。如此只有在隔離區域1R之 較低部位才形成通道阻絕雜質區域3 3 a ’因此可以改善單 元胞之間的隔離特性。再者，施加於接點區域（源極區域或 汲極區域）的電壓所形成的電場係爲較弱的，故可以減少接 點漏電流的產生，此點將詳細地在下文中說明。在第6圖 中，標號39係爲一源極/汲極區域(source/drain region)，標 號37係爲一閘極圖案。 第7圖及第11圖繪示依照本發明第二較佳實施例之 一種半導體元件。 第1圖繪示依照本發明第二較佳實施例之一種半導 體元件的平面圖。第11圖繪示對應於第7圖中剖面線a-a、 b-b、c-c之剖面圖。 相較於第二較佳實施例之半導體元件與第一較佳實 施例之半導體元件，第二較佳實施例除了在主動區域的邊 緣（如第7圖之PB區域）還形成通道阻絕雜質區域之外，其 12 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 490799 經濟部智慧財產局員工消費合作社印製
File: 7869pif.doc/009 A7 — B7 五、發明說明（7 ) 餘結構均與第一較佳實施例相同，其中通道阻絕雜質區域 可以是P型搶質區域。如此結構除了具有第一'較佳實施例 的優點，亦即可以改善單元胞之間的隔離特性及減少接點 漏電流的產生，除此之外第二較佳實施例還在主動區域的 邊緣形成通道阻絕雜質區域，因此可以減少狹寬效應產生， 其中狹寬效應係指當通道寬度縮窄時，啓始電壓會快速地 下降的效應。 接下來，將敘述依照本發明第一較佳實施例及第二 較佳實施例之半導體元件的製作方法。 第2圖至第6圖繪示依照本發明第一較佳實施例之 半導體元件的製程剖面示意圖。更詳細地說，第2圖至第 6圖繪示對應於第1圖中剖面線a-a、b-b、c-c之剖面圖。 請參照第2圖，一墊氧化積層23(pad oxide layer)及 一罩幕積層25(mask layer)依序形成在一半導體基底21之 上，其中半導體基底21比如是P型矽基底。而罩幕積層25 可以是由氣化砂所組成。 請參照第3圖，將罩幕積層25進行圖案化處理，而 形成覃幕圖案25a。以罩幕圖案25a作爲餓刻罩幕，蝕刻 半導體基底，而形成一溝渠27(trench)。比如說，溝渠27 的深度可以是〇·25微米。半導體基底21具有一隔離區域IR 及一主動區域AR，其中隔離區域IR包括溝渠27。 接下來，藉由氧化溝渠27的表面，可以形成一溝渠 氧化積層29於溝渠27的側壁及底部，而溝渠氧化積層29 的厚度約爲50埃。將溝渠27的表面氧化可以增加半導體 13 本紙張尺度適票準(CNS)A4規格（210 X 297公釐） --------------------訂---------線· (請先閱讀背面之注意事項再填寫本頁) ^0799 ^0799 經濟部智慧財產局員工消費合作社印刺衣
File： 7869pif.d〇c/〇〇9 A7 ---- 五、發明說明（、Ό ) 兀件的恢復時間（refresh time)，本實施例的結構亦會減少 接點漏電流的產生，而當以鈾刻方式形成溝渠2 7時，亦會 減少溝渠27表面的損壞發生。在本實施例中係以形成溝渠 氧化積層29爲例，然而在某些情況下亦可以去除溝渠氧化 積層29或者以其他材質替換。 如第4圖所示，一積層31(material layer)(圖中虛線 所示）係用以製作間隙壁，積層31係形成在半導體元件21 的表面之上，其間還具有溝渠氧化積層29。用以製作間隙 壁的積層31係由氮化矽所構成，且厚度約爲100埃。接下 來’進行一非等向性蝕刻之製程，蝕刻積層31而形成間隙 壁31a，其中間隙壁3ia係位在溝渠氧化積層29的側邊及 罩幕圖案25a的側邊，而溝渠氧化積層29係形成在溝渠27 的側邊及底部。然而，本發明的應用並非侷限於如上所述 的應用，亦可是不形成溝渠氧化積層29於半導體元件21 上，如此間隙壁31a係直接形成在溝渠27的側邊及罩幕圖 案25a的側邊。 在接下來進行場離子植入製程時，由於間隙壁31a 的形成具有緩衝功能，因此可以將溝渠表面的損壞降到最 低，如此可以防止漏電流的產生。再者，在接下來的氧化 製程時（比如在進行一閘極氧化製程之製作），藉由間隙壁 31&可以防止溝渠側邊被氧化。另外，由於在進行熱氧化 時所產生的體積膨脹’會使得氧化積層的側邊施加壓力到 溝渠27的側邊，因此藉由氧化積層的側邊，可以降低應力 的產生。 14 --------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 本纸張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） 490799
File： 7 8 69pif. doc/009 A7 B7 五、發明說明（/ / ) (請先閱讀背面之注意事項再填寫本頁) 接下來，利用P型摻質以場離子植入的方式，在 15KeV的低能量狀態下，植入比如是8E12/cm2的劑量到 半導體基底21的表面，而其係以間隙壁31a及罩幕圖案25a 爲離子植入罩幕，其中P型摻質可以是硼（B)或BF2。如此 便只有在溝渠27的底部才形成通道阻絕雜質區域33a，比 如是P型摻質的通道阻絕雜質區域。如上所述，利用自行 對準的方法，通道阻絕雜質區域33a只有形成在溝渠27的 底部，亦即只有形成在隔離區域IR。 經濟部智慧財產局員工消費合作社印製 在習知技藝的方法中，係在溝渠塡入絕緣材料之後， 才進行場離子植入的製程，使得通道阻絕雜質區域會形成 在溝渠底部及主動區域較低的部位，其中溝渠底部之通道 阻絕雜質區域的深度會等同於在主動區域之通道阻絕雜質 區域的深度。然而依照本發明，係在形成溝渠之後，利用 自行對準的方法，只有將通道阻絕雜質區域33a形成在溝 渠27的底部。因此，本發明可以增進單元胞之間隔離效果， 並且通道阻絕雜質區域33a不會形成在主動區域，特別是 不會形成在接點區域（源極/汲極區域）的較低部位，此並不 同於習知技藝。因此單元電晶體在運作時，施以接點區域 的電壓會形成較弱的電場，並且接點漏電流亦會減少。 在第一較佳實施例中，當間隙壁31a形成之後，會 以場離子植入的方式植入P型摻質。然而亦可以在積層31 形成間隙壁之前，就植入P型摻質，其係以積層31爲離子 植入罩幕，其中積層31經過蝕刻之後會形成間隙壁於罩幕 圖案25a及溝渠27的側壁上。 15 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 490799 A7 B7
File: 7869pif.doc/009 五、發明說明（/2〇 (請先閱讀背面之注音？事項再填寫本頁) 請參照第5圖，藉由形成一隔離絕緣積層3 5到半導 體基底21的表面之上，其間還具有間隙壁31a，如此溝 渠27內便塡滿有隔離絕緣積層35。接下來，進行平坦化 之製程，以除去罩幕圖案25a及位在罩幕圖案25a側壁之 間隙壁31a，其中平坦化之過程可以利用回蝕（etcll back)的 方式或化學機械硏磨（chemical mechanical p〇llshing，CMP) 的方式來進行。 請參照第6圖，一閘極圖案37會形成在主動區域AR 及隔離區域ΠΟ其中閘極圖案37具有一閘極介電積層（gate dielectric layer)及一閘極電極（gate electrode)，而閘極電極 係形成在閘極介電積層上。接下來，藉由植入N型摻質可 以形成源極/汲極區域39在半導體基底21的表面之上，而 在半導體基底21之上亦形成有閘極圖案37，其中N型摻 質可以是磷。此製程可以延續利用傳統的製造過程。 經濟部智慧財產局員工消費合作社印製 請參照第8圖至第11圖，繪示依照本發明第二較佳 實施例之半導體元件的製程剖面示意圖。更詳細地說，第 8圖至第11圖繪示對應於第7圖中剖面線a-a、b-b、c-c之 剖面圖。另外，在本實施例中，與第一較佳實施例一樣的 標號代表一樣的元件。 除了在進行場離子的植入步驟上，第一較佳實施例 與第二較佳實施例有所不同之外，其餘步驟本大致雷同。 在本實施例中，罩幕圖案25a形成之後，還會進行蝕刻罩 幕圖案25a的製程，而暴露出主動區域AR的邊緣PB ° 首先，進行依照第一較佳實施例之第2圖及第3圖 16 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 490799
File： 7869pif.doc/009 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（/3 ) 之步驟。接下來’如第8圖所示，還要進行非定向性蝕刻 罩幕圖案25a之製程，除去蝕刻罩幕2Sa之邊緣部份，對 應到PB的區域。因此，如第7圖所示，主動區域AR靠近 溝渠27的地方，亦即主動區域AR的邊緣PB，會暴露於 外。在接下來的製程中，一 p型摻質，比如是硼，便會植 入於主動區域AR暴露於外的邊緣pB。 請參照第9圖，一積層31 (圖中虛線所示）係用以製 作間隙壁’積層31係形成在半導體元件21的表面上，而 主動區域AR的邊緣PB並未被罩幕圖案25a覆蓋住。用以 製作間隙壁的積層31係由氮化矽所構成。接下來，進行一 非等向性蝕刻之製程，蝕刻積層31而形成間隙壁31，其 中間隙壁31係位在溝渠氧化積層29的側邊及罩幕圖案25a 的側邊，而溝渠氧化積層29係形成在溝渠27的側邊及底 部。 接下來’利用P型摻質以場離子植入的方式，在 15KeV的低能量狀態下，植入比如是8E12/cm2的劑量到 半導體基底21的表面，而其係以間隙壁31a及罩幕圖案25a 爲離子植入罩幕，其中P型摻質可以是硼@)或BF2。如此 便只有在主動區域AR的邊緣pb及隔離區域ir的底部才 形成通道阻絕雜質區域33b、33a，比如是p型摻質區域。 如上所述，通道阻絕雜質區域33a、33b只有形成在隔離區 域IR的底部及主動區域AR的邊緣pb。 就淺溝渠隔離（STI)製程而言，係利用硼來隔離半導 體基底表面之溝渠的介面，並且在溝渠介面之處會有瑕庇 17 ---------------------訂---------線 c請先閱讀背面之注咅？事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 490799
File : 7 8 69pif. doc/009 A7 ________B7___ 五、發明說明（/斗） 發生。因此在硼進行隔離之後，狹寬效應便會發生，亦即 當通道寬度變窄時，啓始電壓便會快速地減少。然而依照 本發明第二較佳實施例的半導體元件，硼摻質僅植入在主 動區域的邊緣而形成通道阻絕雜質區域，如此可以改善硼 隔離的現象。因此，依照本發明第二較佳實施例的半導體 元件，除了具有第一較佳實施例的優點，並且還改善硼隔 離的現象，且會減少狹寬效應的產生。 另外，在第二較佳實施例中，係在間隙壁31a形成 之後’才以場離子植入的方式植入P型摻質，然而亦可以 在用以製作間隙壁的積層31形成時，便直接以場離子植入 的方式植入P型摻質。其中用以製作間隙壁的積層31可以 作爲離子植入的罩幕，而間隙壁係形成在罩幕圖案25a及 溝渠27的側壁。 請參照第1〇圖，藉由形成一隔離絕緣積層35到半 導體基底21的表面之上，其間還具有間隙壁31a，如此 溝渠27內便塡滿有隔離絕緣積層35。接下來，進行平坦 化之製程，以除去罩幕圖案25a及位在罩幕圖案25a側壁 之間隙壁31a，其中平坦化之過程可以利用回蝕的方式或 化學機械硏磨的方式來進行。 請參照第11圖，一鬧極圖案37會形成在主動區域 AR及隔離區域IR，其中閘極圖案37具有一閘極介電積層 (gate dielectric layer)及一閘極電極（gate eiectr〇de)，而閘極 電極係形成在閘極介電積層上。接下來，藉由植入N型摻 質可以形成源極/汲極區域（如第6圖之標號39)在半導體基 18 -------------------訂--------- (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 490799
File: 7 8 69pif. doc/009 八7 B7 五、發明說明（/f ) 底21的表面上，而在半導體基底21之上亦形成有閘極圖 案37，其中N型摻質可以是磷。此製程可以延續利用傳統 的製造過程。 接下來，將敘述本發明及習知技藝的半導體元件之 特性。在本發明中，通道阻絕雜質區域並沒有形成在接點（源 極/汲極區域）的較低部位，而通道阻絕雜質區域只有形成 在隔離區域的較低部位。然而就習知技藝而言，通道阻絕 雜質區域係形成在接點（源極/汲極區域）及隔離區域的較低 部位。 請參照第12圖，相較於習知技藝之半導體元件的摻 質摻雜濃度曲線C1及C1’，本發明之半導體元件的摻質摻 雜濃度曲線P1及ΡΓ並沒有如此的陡峭。另外，就習知技 藝之半導體元件而言，從η型摻質摻雜濃度曲線C1連接到 Ρ型摻質摻雜濃度曲線C1’之間的曲線甚爲陡峭；然而就本 發明之半導體元件而言，從η型摻質摻雜濃度曲線C1連接 到Ρ型摻質摻雜濃度曲線C1，之間的曲線較爲平緩。再者， 本發明之半導體元件的最大電場強度P2係小於習知技藝之 半導體元件的最大電場強度C2。 請參照第13圖，本發明之半導體元件的接點漏電流 P係小於習知技藝之半導體元件的接點漏電流C;並且相 較於習知技藝之半導體元件的接點崩潰電壓（jUnctlon breakdown voltage)，本發明之半導體元件的接點崩潰電壓 有明顯地改善，其改善幅度如第13圖中箭頭所示之幅度。 請參照第14圖，以〇.1微米的主動區域隔離深度爲 19 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公髮） --------------------訂---------線 (請先閱讀背面之注音？事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 別0799
File: 7869pif.doc/009 A7 ----___ B7 五、發明說明（/6 ) 例，本發明之半導體元件的隔離電壓P係大於習知技藝之 半導體元件的隔離電壓C。因此，本發明之半導體元件的 胞接點（cell nodes)間之擊穿特性（punch through characteristics)會優於習知技術之半導體元件的胞接點間之 擊穿特性。 請參照第15圖，相較於習知技藝之半導體元件的斜 率C(其中斜率C意指在習知技藝中，隨著通道寬度的縮短 而使得啓始電壓減少的程度），本發明之半導體元件的斜率 P較小(其中斜率P意指在本發明中，隨著通道寬度的縮短 而使得啓始電壓減少的程度）。因此，相較於習知技藝之狹 寬效應，本發明顯著地改善半導體元件之狹寬效應的特性。 如上所述，就本發明而言，由於施加在胞元電晶體 (cell transistor)之接點區域的電壓會形成較弱的電場，因此 可以減少接點漏電流的發生。並且在單元胞隔離的情況下’ 還可以維持場效電晶體具有高的啓始電壓，而此單元胞的 隔離方式係僅有在隔離區域的較低部位才形成通道阻絕雜 質區域，而沒有在接點區域的較低部位形成通道阻絕雜質 區域。 再者，就本發明而言，由於用以通道阻絕之摻質會 局部性地植入於主動區域的邊緣，因此可以減少狹寬效應 的發生，亦即當通道寬度變得較窄時，啓始電壓並不會快 速地下降。 雖然本發明已以較佳實施例揭露如上，然而任何熟 習此技藝者，在不脫離本發明之精神和範圍內’當可作些 20 --------------------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) _ 490799
File: 7869pif.doc/009 A7 _B7_ 五、發明說明（/7 ) 許之更動與潤飾，因此本發明之保護範圍當視後附之申請 專利範圍所界定者爲準。 經濟部智慧財產局員工消費合作社印製 11 2 ------------------ (請先閱讀背面之注意事項再填寫本頁) 訂---------線身 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）

Claims (1)

  1. 經濟部智慧財產局員工消費合作社印製 490799 A8 B8 File: 7869pif.doc/009 C8 六、申請專利範圍 1. 一種半導體元件，包括： 一半導體基底，其中一主動區域及一隔離區域係形 成在該半導體基底的內部，而該隔離區域還具有一溝渠； 一間隙壁，形成在該溝渠之側壁； 一通道阻絕雜質區域，係藉由該間隙壁以進行自行 對準之步驟，使得該通道阻絕雜質區域僅形成在該隔離區 域之較低部位； 一隔離絕緣積層，塡入於該溝渠中；以及 一閘極圖案，形成在該隔離絕緣積層上及該主動區 域上。 2. 如申請專利範圍第1項所述的一種半導體元件， 其中該通道阻絕雜質區域還形成在該主動區域邊緣靠近該 主動區域與該隔離區域接面的地方。 3. 如申請專利範圍第2項所述的一種半導體元件， 其中該半導體基底係爲P型之半導體基底，而該通道阻絕 雜質區域係摻雜P型摻質。 4. 如申請專利範圍第1項所述的一種半導體元件， 其中該半導體基底係爲P型之半導體基底，而該通道阻絕 雜質區域係摻雜P型摻質。 5. 如申請專利範圍第1項所述的一種半導體元件， 其中一溝渠氧化積層形成在該溝渠之側壁及底部。 6. —種半導體元件製造方法，其步驟包括： 形成一罩幕圖案於一半導體基底上； 利用該罩幕圖案爲蝕刻罩幕，並蝕刻該半導體基底， 22 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱) --------------------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 490799 A8 B8 File : 7 8 69pif. doc/0 09 兒 Do 六、申請專利範圍 以形成一溝渠，因而定義出一隔離區域及一主動區域於該 半導體基底的內部，其中該溝渠係形成在該隔離區域； (請先閱讀背面之注意事項再填寫本頁) 形成一間隙壁於該溝渠的側壁； 利用該間隙壁及該罩幕圖案作爲離子植入罩幕，並 以自動對準場離子植入的方式，植入一摻質於該半導體基 底之整個表面，因此僅會局部形成一通道阻絕雜質區域於 該隔離區域之較低部位； 將作爲離子植入罩幕之該罩幕圖案除去； 形成一隔離絕緣積層於該溝渠內；以及 形成一閘極圖案於該主動區域之上及該隔離絕緣積 層上。 7. 如申請專利範圍第6項所述的一種半導體元件製 造方法，還包括形成一溝渠氧化積層之製程，在形成該溝 渠之後，藉由氧化該溝渠的表面，以形成該溝渠氧化積層 於該溝渠之側壁及底部上。 經濟部智慧財產局員工消費合作社印製 8. 如申請專利範圍第7項所述的一種半導體元件製 造方法，其中在形成溝渠之後，會形成一積層於該半導體 基底之整個表面上，接下來以非等向性蝕刻的方式蝕刻該 積層，以形成該間隙壁。 9. 如申請專利範圍第7項所述的一種半導體元件製 造方法，其中在形成溝渠之後，還進行蝕刻該罩幕圖案之 製程，以暴露出該主動區域的邊緣部份，並且還會形成該 通道阻絕雜質區域於該主動區域的邊緣部份。 10. 如申請專利範圍第9項所述的一種半導體元件製 23 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 490799 A8 B8 File: 7869pif.doc/009 C8 Do 六、申請專利範圍 造方法，其中該半導體基底係爲P型之半導體基底，而該 通道阻絕雜質區域係摻雜P型摻質。 Π.如申請專利範圍第7項所述的一種半導體元件製 造方法，其中該半導體基底係爲P型之半導體基底，而該 通道阻絕雜質區域係摻雜P型摻質。 12. —種半導體元件製造方法，其步驟包括： 形成一罩幕圖案於一半導體基底上； 利用該罩幕圖案爲蝕刻罩幕，並蝕刻該半導體基底， 以形成一溝渠J因而定義出一隔離區域及一主動區域於該 半導體基底的內部，其中該溝渠係形成在該隔離區域； 形成一積層於該半導體基底之整個表面上，其中該 積層係用以製作一間隙壁； 利用該罩幕圖案及用以製作該間隙壁之該積層作爲 離子植入罩幕，並以自動對準場離子植入的方式，植入一 摻質於該半導體基底之整個表面，因此僅會局部形成一通 道阻絕雜質區域於該隔離區域之較低部位； 形成一隔離絕緣積層於該溝渠內； 除去該罩幕圖案；以及 形成一閘極圖案於該主動區域之上及該隔離絕緣積 層上。 13. 如申請專利範圍第12項所述的一種半導體元件 製造方法，還包括形成一溝渠氧化積層之製程，在形成該 溝渠之後，藉由氧化該溝渠的表面，以形成該溝渠氧化積 層於該溝渠之側壁及底部上。 24 本紙張尺度適用f國國家標準（CNS)A4規格（210 X 297公釐） ---------------------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 490799 六 經濟部智慧財產局員工消費合作社印製 A8 B8 File: 7869pif.doc/009 g_ 申請專利範圍 14. 如申請專利範圍第12項所述的一種半導體元件 製造方法，其中在形成用以製作該間隙壁之該積層後，會 蝕刻該積層以形成該間隙壁於該溝渠的側壁。 15. 如申請專利範圍第12項所述的一種半導體元件 製造方法，其中在形成溝渠之後，還進行蝕刻該罩幕圖案 之製程，以暴露出該主動區域的邊緣部份，並且還會形成 該通道阻絕雜質區域於該主動區域的邊緣部份。 16. 如申請專利範圍第15項所述的一種半導體元件 製造方法，其中該半導體基底係爲P型之半導體基底，而 該通道阻絕雜質區域係摻雜P型摻質。 17. 如申請專利範圍第12項所述的一種半導體元件 製造方法，其中該半導體基底係爲P型之半導體基底，而 該通道阻絕雜質區域係摻雜P型摻質。 18. —種半導體元件製造方法，其步驟包括： 形成一罩幕圖案於一半導體基底上； 利用該罩幕圖案爲蝕刻罩幕，並蝕刻該半導體基底， 以形成一溝渠，因而定義出一隔離區域及一主動區域於該 半導體基底的內部，其中該溝渠係形成在該隔離區域； 蝕刻該罩幕圖案，以暴露出該主動區域的邊緣部份； 氧化該溝渠的表面，以形成該溝渠氧化積層於該溝 渠之側壁及底部上； 形成一間隙壁於該溝渠氧化積層之側壁上，其中該 溝渠氧化積層係形成在該溝渠之側壁上； 利用該間隙壁及該罩幕圖案作爲離子植入罩幕，並 25 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 490799 A8 B8 C8 D8 File: 7869pif.doc/009 申請專利範圍 以自動對準場離子植入的方式，植入一摻質於該半導體基 底之整個表面，因此僅會局部形成一通道阻絕雜質區域於 該隔離區域之較低部位及該主動區域的邊緣部份； 形成一隔離絕緣積層於該溝渠內； 除去該罩幕圖案；以及 形成一閘極圖案於該主動區域之上及該隔離絕緣積 層上。 19.如申請專利範圍第18項所述的一種半導體元件 製造方法，其中該半導體基底係爲P型之半導體基底，而 該通道阻絕雜質區域係摻雜P型摻質。 (請先閱讀背面之注意事項再填寫本頁) ♦ 訂---------線- 經濟部智慧財產局員工消費合作社印製 26 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）
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