TW484051B - Method and apparatus for power management in a memory subsystem - Google Patents

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Description

484051 經濟部智慧財產局員工消費合作社印制π A7 B7 五、發明說明(1 ) 發明範噃 本發明牵涉到電腦系統内的系統記憶體功率管理,更明 •確地説,本發明牽涉到記憶體次系統内的功率管理。 發明背景 傳統上,記憶體晶片所產生的功率,特別是同步動態隨 機存取記憶體(Synchronous Dynamic Random Access Memories,SDRAM),並不重要,因爲記憶體晶片作業的 速度很慢。例如,通常SDRAM作業的速度爲66Mhz。 SDRAM以這種達^度_作業時所產生的功率相當低。但是, 隨著SDRAM作業速度的增加以及Rarnbus動態隨機存取記 憶體(Dynamic Random Access Memories ; RDRAM)的出 現,作業速度已大幅增加。目前,SDRAM的作業速度能 夠達到lOOMhz,而RDRAM以時脈速度400Mhz且移轉速率 達到800MHz的速度作業。記憶體裝置在此高速情況下作 業’導致該裝置内產生相當大的功率(以RDRAM爲例約2.1 瓦)。此功率大小的產生使得記憶體裝置有可能產生過熱 問題。 目前補救額外產生功率的方法是減少記憶體的頻寬。此 解決方案有缺點,因爲它降低了記憶體的效能。另一解決 万案是爲記憶體晶片安裝散熱器及/或冷卻風扇,以降低 记憶體在高速作業時所產生的熱量。但是,此方法有缺 點,因爲成本及這類裝置需要佔用一些空間。因此,就需 要種管理记丨思體晶片所產生的功率之方法及裝置。 發明概述 (請先閱讀背面之注意事項再填寫本頁) --------訂---------線. -4 - 484051 A7 五、發明說明(2 根據-具體實施例,本發明包括一種在記憶體系統内管 理功率的方法。孩死憶體系統包括複數個記憶體裝置。每 -屺fe體裝置係分爲一第一群組或一第二群組。第一,要 求存取-€憶體裝g。接下來決定所要求的記憶體裝置是 否位於3第群組内。如果所要求的記憶體裝置並非位於 ^亥第"群且内,則決定該第一群組是否容量已滿。如果該 第一群組容量未滿,則所要求的記憶體裝置將移轉至該第 一群組。 圖式簡單説明 從以下提供的詳細說明以及本發明不同具體實施例的附 圖,可充份瞭解本發明。但是該附圖不應限制本發明爲特 足具體貫施例,而是僅用於説明及瞭解。 圖1爲一電腦系統具體實施例的方塊圖; 圖2爲一電腦系統具體實施例的方塊圖; ,·/圖3爲根據本發明具體實施例的功率管理模組; /圖4爲根據本發明一具體實施例的功率管理模組之作 流程圖; v圖5爲一電腦系統具體實施例的方塊圖; 經濟部智慧財產局員工消費合作社印製 /圖6爲根據本發明具體實施例之記憶體控制介面的邏輯 表示法之方塊圖; V圖7爲根據本發明具體實施例的功率管理模組;以及 /圖8爲功率管理模組的一具體實施例之作業流程圖。 發明之詳細說明 圖1爲一電腦系統100的方塊圖。電腦系統10〇包括—匯 經濟部智慧財產局員工消費合作社印製 484051 A7 ---- B7 五、發明說明(3 ) 泥排1 〇 1、一中央處理單元(CPU) 1 05、一記憶體控制器1 1 〇 和—記憶體單元11 5。CPU 105處理接收記憶體11 5或電腦 系統100内部及外接記憶體裝置的資訊。記憶體控制器u 〇 係耦合至CPU 105。此外,記憶體控制器π0與記憶體單元 115相連’以執行記憶體存取處理(transacti〇ns) 〇 記憶體單元115透過匯流排1 〇 1耦合至記憶體控制器丨丨〇。 根據一具體實施例,記憶體單元1丨5爲一 Rainbus動態存取 记憶體(RDRAM)。記憶體單元115可能是直接 (Direct)RDRAM (D-RDRAM)或併發(Concurrent )RDRAM。 RDRAM爲高速的記憶體介面,在稱爲Ranibus通道的匯流 排上傳輸資料。匯流排i 〇丨爲一 Rambus通道,該通道允許 記憶體控制器110與記憶體單元11 5溝通。在一具體實施例 中,匯流排1 0 1爲一高速匯流排,於時脈速率4〇〇MHz時進 行作業,並於資料速率800Mhz時啓動。 記憶體單元115包括Rambus In-line記憶體模組(RIMM) 120、130和140。一般本行業的專家可暸解記憶體單元115 可包括數量可選擇的RIMM。RIMM 120、130和140分別包 括記憶體裝置123、133和143,均可供CPU 105或其他耦合 至電腦系統100的其他裝置存取,以便儲存或讀取資料。 每一 RIMM包括一耦合至匯流排1 〇 1的通道輸入和通道輸出 (未顯示,以避免混淆本發明)。匯流排1 〇 1係耦合至各 RIMM内的每一記憶體裝置,且同時與前述裝置溝通。此 夕卜,RIMM内的各記憶體裝置將根據使用中(ACTIVE)、待 機(STANDBY)或睡眠(NAP)狀態運作。每當一記憶體裝置 -6- 本纸張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) —f------------------訂 *--------IAWI (請先閱讀背面之注意事項再填寫本頁)
484051 第881 17430號專利申請案 中文說明書修正頁(90年9月) 五、發明説明(4 ) 準備好傳輸或實際上正在傳輸資料時,記憶體係處於使用 中(ACTIVE)狀態。如果該裝置未立刻準備好傳輸資料的 話’ Z憶f豆裝置係處於待機狀態。每當該裝置處於降低的 功率消耗狀態時,記憶體裝置係處於NAP(或睡眠)狀態, 例如,假使記憶體裝置長時間未被存取時,就可能發生此 狀態。 在RIMM 120的通道輸入處接收到匯流排1(H。在RIMM 120内,匯流排101係耦合至任一記憶體裝置123。匯流排 101從通道輸出離開RIMM 120,且由RIMM 130的通道輸入 所接收。在RIMM 130,匯流排1〇1透過輸出通道離開時係 耦合至各記憶體裝置133。此外,匯流排1 〇 1在RIMM 140 處接收且耦合至各記憶體裝置143。最後,匯流排1〇1從 RIMM 140的通道輸出離開,且在匯流排終端器ι〇2處結. 束。 根據一具體貫施例’任一 RIMM 120、130和140包含八(8) 組記憶體裝置。因此,共有二十四(24)組記憶體裝置耦合 至匯流排1 0 1。然而,本行業的專家能夠瞭解RIMM 120、 13 0和140可包含任何數量的記憶體裝置。例如,rimM 120 可包含十六(16)組記憶體裝置123,RIMM 130和140分別包 含八(8)組記憶體裝置133和143。甚至,記憶體控制器11〇 可藉由多個匯流排耦合至多個記憶體單元。例如,圖2說 明另一具體實施例,其中記憶體控制器11 〇可分別藉由匯 流排201、202、203耦合至多個記憶體單元i15a_ii5c。不 過,本行業的專家將瞭解到也可以其他數目的記憶體單元 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 484051 經濟部智慧財產局員工消費合作社印5农 A7 B7 五、發明說明(5 ) 耦合至記憶體控制器1 1 0。 如上所述,每一 RIMM可包含多個記憶體裝置(例如4、 • 8、12、16等)。如果RIMM上所有記憶體裝置均處於使用 中(ACTIVE)狀態,則RIMM所產生的功率總和將十分地高 (例如約6.4瓦)。產生額外功率可能在rimM内導致熱能問 題。圖3説明功率管理模組300的具體實施例。在一具體實 施例中,功率記憶體模組300存在於記憶體控制器u 〇之 内,且分別管理RIMM 120、130和140之内記憶體裝置 123、133和143的活動。 功率管理模組300包括裝置庫310和350。耦合至匯流排 10 1的每一記憶體裝置係邏輯上分爲任一裝置庫3 1 〇和裝置 庫3 50。所,有組成裝置庫310的記憶體裝置不是處於使用中 (ACTIVE)狀態就是處於待機(STANDBY)狀態。組成裝置 庫3 10的記憶體裝置另分爲次庫3 14和3 1 8。所有裝置庫3 10 之内的記憶體裝置若處於ACTIVE狀態則分到次庫3丨8中。 所有裝置庫3 10之内的記憶體裝置若處於待機(STANDBY) 狀態則分到次庫314中。 根據一具體實施例,一次放入裝置庫3 10内的記憶體裝 置之最大數量爲八(8)。此外,任何時候,最多可放入次庫 3 1 8的使用中記憶體裝置之數量爲四(4)。在另一具體實施 例中,可放入裝置庫3 10的記憶體裝置之最大數量以及可 放入次庫3 1 8的使用中裝置的最大數量是可變的,且可加 以程式化。在這類具體實施例中,電腦系統100的使用者 可程式化組成裝置庫3 1 0的記憶體裝置之最大數量,以及 -8 - 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公爱1 ~" —一------------------訂---------^ —Awl (請先閱讀背面之注意事項再填寫本頁) 484051 A7 B7 經濟部智慧財產局員工消費合作社印制衣 五、發明說明(6 ) 組成次庫318内的使用中裝置之數量。未分至裝置庫3丨〇中 的所有記憶體裝置都置入裝置庫35〇中。裝置庫35〇内的所 有記憶體裝置不是處於待機(STANDBγ)狀態就是處於睡眠 (NAP)狀態。 電腦系統100開始時,所有記憶體裝置邏輯上分爲裝置 庫3 50。置入裝置庫350内記憶體裝置僅能夠透過次庫 進入裝置庫3 10。置入裝置庫35〇之内的記憶體裝置,只有 在記憶體控制器11〇發出記憶體要求希望存取該裝置時, 才能進入次庫3 1 8。記憶體裝置僅能從次庫3丨8進入次庫 3 14。當一裝置内的所有開放列都關閉時(也就是列不是處 於使用中狀態時)且該裝置被置入待機狀態時,該裝置可 能進入次庫3 14。此外,每當另一記憶體裝置需要從裝置 庫350或次庫314移動到次庫318而次庫318的容量已滿時, 一記憶體裝置會從次庫3 1 8移動到次庫3 14。在此例中,次 庫318中最近最少使用(ieast recently used,lru)的裝置被 選擇移至次庫3 14中。 當記憶體控制器1 1 〇發出記憶體要求希望存取裝置時, 置入次庫3 14之内的記憶體裝置僅可進入次庫3丨8内。記憶 體裝置僅能從次庫3 14進入裝置庫3 50。每當另一記憶體裝 置需要從次庫3 1 8移動到次庫3 14且次庫3 14當時容量已滿 時,記憶體裝置會從次庫314進入裝置庫350。在此例中, 次庫3 14中的LRU裝置被選擇移至裝置庫350中。 根據本發明,一計時器可包含於記憶體控制器丨丨〇内, 假使次庫3 1 8内的裝置在預定時間内未被存取時,最先將 -9 - 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公爱) —------------------訂---------^ (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印制衣 A7 五、發明說明(7 ) 記憶體裝置從次庫314移入裝置庫35〇且接著將記憶體裝置 從次庫3 18移入次庫314的記憶控制器之内。在另一具體實 .施例中,如果記憶體裝置在預定時間内未被存取時可 單獨包含一第二計時器以便將記憶體裝置從次庫314移動 到裝置庫350。 圖4爲功率管理模組300所執行的處理之具體實施例之流 程圖。在處理方塊405中,要求存取一個記憶體單元i i 5 RIMM之内的記憶體裝置。接著,在處理方塊4丨〇中,判定 所要求的記憶體裝置是否置入裝置庫3丨〇。若判定該裝置 存在於裝置庫310中,則接下去處理方塊41 5判定該記憶體 裝置疋否也存在於次庫3 1 8内。如果該記憶體裝置不存在 於次庫318,内,則控制會傳回處理方塊4〇5,再要求存取另 一記憶體裝置。若判定該記憶體裝置不存在於裝置庫31〇 或该裝置存在於裝置庫31〇但不在次庫318内,則接著在處 理方塊420内判足該記憶體裝置是否位於次庫3丨4内。 若判定所要求的記憶體裝置存在於次庫3 14,則接著在 處理方塊425内判定次庫318是否已滿。若次庫318已滿, 則在處理方塊430時,次庫3 1 8的LRU記憶體裝置邏輯上移 轉至次庫3 14。在處理方塊435中,該記憶體裝置邏輯上從 次庫314移動到次庫318且轉換爲使用中狀態。若次庫318 已滿,則在處理方塊435中,該記憶體裝置直接從次庫314 移動到次庫318且轉換爲使用中狀態。 若在處理方塊420中,判定該記憶體装置不存在於次庫 314中,則在處理方塊44〇中判定裝置庫31〇是否已滿。若 豐------- —訂---------線 (請先閱讀背面之注意事項再填寫本頁) 10- 484051 經濟部智慧財產局員工消費合作社印制衣 A7 B7 五、發明說明(8 ) /人庫3 10已滿’則在處理方塊445中,次庫3 14的LRU記憶 體裝置邏輯上移轉至裝置庫35〇。若次庫31〇未滿或在該 LRU裝置已從次庫3 14移動到3 5 0之後,則在處理方塊45〇 中判定次庫318是否已滿。若次庫318已滿,則在處理方塊 455中,次庫318的LRU記憶體裝置邏輯上移轉至裝置庫 3 14。在處理方塊460中,該記憶體裝置邏輯上從裝置庫 3 50移動到次庫3 1 8且轉換爲使用中狀態。若次庫3丨8未 滿’則在處理方塊460中,該記憶體裝置直接從裝置庫350 移動到次庫3 1 8且轉換爲使用中狀態。 在另一具體實施例中,裝置庫310和3 50支援多個匯流排 (或通道)作業,如圖2所示。在這類具體實施例中,該裝 置庫邏輯將多個通道當作單一通道。例如,裝置庫3 1 〇的 定義相同,但包含一個以上通道的記憶體裝置。並且,裝 置庫350代表處於睡眠或待機狀態的通道。在NAP狀態下 轉合至通道的每一記憶體裝置也都處於NAP狀態。同樣 地’在待機狀態下耦合至通道的每一記憶體裝置也都處於 待機狀態。 圖5爲一電腦系統500具體實施例的方塊圖。電腦系統 5 00包括一匯流排50 1、一記憶體控制器5 1 〇 —記憶體單元 5 15和CPU 105。如上所述,CPU 105處理接收自記憶體515 或電腦系統500内部及外接裝置的資訊。記憶體控制器5 1 〇 係耦合至CPU 105。記憶體控制器5 1 〇與記憶體單元5 1 5相 連’以執行記憶體處理(transactions)。 1己憶體單元5 1 5透過匯流排5 0 1輕合至記憶體控制器 -11 - 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) — l·------------------訂---------線- (請先閱讀背面之注意事項再填寫本頁) 484051 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明(9 ) 110。根據一具體實施例,記憶體單元5 15爲一同步動態存 取記憶體(SDRAM)。SDRAM爲可符合或與CPU 105時脈速 •度同步的一種DRAM。匯流排50 1爲一 DRAM匯流排,該匯 流排允許記憶體控制器5 1 0與記憶體單元5 1 5溝通。匯流排 501以133MHz的速度運作。 記憶體單元5 1 5包括雙重In-line記憶體模組(DIMM) 520、 53 0和540。DIMM 520、53 0和540分別包括記憶體裝置523、 533和543,均可供CPU 105或其他裝置存取,以便儲存或 讀取資料。一 DIMM可包括一列以上的記憶體。一 DIMM内 的每一列係由匯流排5 0 1轉合至記憶體控制器5 1 〇。例如, 圖6説明記憶體控制器5 10和記憶體單元5 1 5之間介面的邏 輯表示法?其中DIMM 520、530和540組成記憶體單元515 之内個別的記憶體裝置列。此外,記憶體單元5 1 5之内的 每一列均根據是使用中/間置(IDLE)狀態或電力關閉 (POWERED DOWN)狀態來作業。每當DIMM内的記憶體裝 置準備好傳輸或實際上正在傳輸資料時,記憶體列係處於 使用中/閒置狀態。每當一列内長時間沒有記憶體裝置被 存取時,該列係處於POWERED DOWN狀態。 匯流排50 1在列520的輸入處接收,且耦合至每一記憶體 裝置523。此外,匯流排501在RIMM 530輸入處接收且耦合 至各記憶體裝置533。此外,匯流排501在DIMM 540處接 收且耦合至各記憶體裝置543。根據一具體實施例,記憶 單元515包括三列DIMM(例如DIMM 520、530和540)。但 是,本行業的專家可瞭解額外的DIMM可加入記憶體單元 -12- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) —l·------------------訂---------線-^ΙΙΓ (請先閱讀背面之注意事項再填寫本頁) Α7 Β7 經濟部智慧財產局員工消費合作社印製 五、發明說明(10 515 中。 根據另一具體實施例,每一 母 包括四(4)組記憶體裝 =因此’韓合至匯流排501的每—列均包含四組記憶體 裝^。不過’本行業的專家可瞭解每— DIMM 520、530和 5 4 0可包括數目不同的記情骨#裝 •」。1心把蒗置以及不同的組合。例 如,DIMM 520 可包冬 + 二 M 「
口 /、(16)、、且冗十思體裝置523,DIMM 530和540分別包含八(8)组記憶體裝置奶和⑷。 如上有關記憶體單元U 5的 0 Λ明,如果所有記憶體裝置 都處於使用巾,刪關產生的功轉和將相 當地高。圖7説明功率管理模組·。功率管理模組存 在於記憶體控制器510内,負責管理DIMM52〇、53〇和54〇 的活動。《 力率&理模組700包括裝置庫7工〇和75 〇。輕合至匯流排 501的每一記憶體裝置列被分爲裝置庫71〇或裝置庫乃^。 組成裝置庫710的所有列都處於使用中/閒置狀態。不存在 於裝置庫710中的所有列都被分到裝置庫75〇内。因此,處 於POWERED D0WN狀態的所有列均置入裝置庫75〇。根據 一具體實施例,同時間僅一(1)列可置入裝置庫71〇中。但 是,置入裝置庫710的列最大數量可予以程式化。在這類 具體實施例中,電腦系統500的使用者可程式組成裝置庫 7 10的記憶體裝置之最大數量。 電腦系統500開始時,所有列邏輯上被排列到裝置庫75〇 中。置入裝置庫750中的列,僅有記憶體裝置控制器51〇發 出記憶體要求希望存取該列内的記憶體裝置時,才能進入 -13- 本纸張尺度適用中國國家標準(CNS)A4規格(210 X 297公爱) '----- I l· --------訂---------^ IAWI (請先閱讀背面之注意事項再填寫本頁)
五、發明說明(M 經濟部智慧財產局員工消費合作社印製 /人庫710。此外,每當另_列希望從裝7 犀710且裝置庫710容量已溫眭 功則私置 到裝置庫。在此例中,/庫,咖列將從裝置庫710移動 至裝置庫贈。在該列移入裝^中^刚裝置被選擇移 頁面必須先關閉。根據50之前,所有開啓的在預定時間内未被存取時:;只:例,假使該列内的裝置 古 、… 吁知一列從裝置庫710移入裝置 庫750的1己憶控制器51G之内可包含—計時哭。圖8爲功率管理模組70。所執行的處理之:體 :圖。在處理方塊705中,要求存取—列記憶體單 内的記憶體裝置。接著,在處理方塊71〇中,由記 制器510判定麵Μ是否置入裝置庫…。若判定該料在工 於裝置庫训中,控制將傳回處理方塊805,在該處要求存 取另-記憶體裝置。若判定該列不存在於次庫71〇中, 在處理方塊8 1 5中判定裝置庫7丨〇是否已滿。 若裝置庫71〇已滿,則在處理方塊82〇中,裝置庫71〇 的LRU列邏輯上移轉至裝£庫75()。在處理方塊奶中, 要求的列邏輯上從裝置庫75G移動到裝置庫7iq且轉換爲成 用中:、閒置狀態。#裝置庫71〇未滿,則在處理方塊奶 中’孩列直接從裝置庫750移動到裝置庫71〇且轉換爲使 中/間置狀態。本行業的專家將可瞭解本發明可建置於— 他記憶體系統中’譬如同步連結DRAM (Sync Link DRAM)、EDO DRAM等。 因此’記憶體功率管理的方法及裝置已説明如上。 則 中 所 使 其 -----------------ML0— (請先閱讀背面之注意事項再填寫本頁) -14 - 本紙張尺度適用中國國豕標準(CNS)A4規格(210 X 297公爱) 484051 第881 17430號專利申請案 中文說明書修正頁(90年9月) " _ 】---------— 五、發明説明(11a ) 圖式主要元件符號說明 100 電腦系統 314 次庫 101 匯流排 318 次庫 102 匯流排終端器 350 裝置庫 201-203 匯流排 500 電腦系統 105 中央處理單元(CPU) 501 匯流排 110 記憶體控制器 510 記憶體控制器 115 記憶體單元 515 記憶體單元 115a-115c 記憶體單元 520 雙重in-line記憶體模組(DIMM) 120Rambus In-line 記憶體模組(RIMM) 523 記憶體裝置 123 記憶體裝置 530 DIMM 130 RIMM 533 ?己憶體裝置 133 記憶體裝置 540 DIMM 140 RIMM 543 記憶體裝置 143 記憶體裝置 700 功率管理模組 300 功率管理模組 710 裝置庫 310 裝置庫 750 裝置庫 -14a- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)

Claims (1)

  1. 484051
    A Β c D 月 ο年 or 正充 务;;广 f、w R ίο 修煩乎請杢委 ♦小fr % ^ 円丁 容9 多月 古/ 泰匕 予3 修婦 正遝 0之 1 . 一種功率管理方法,包括下列步驟: 要求存取至一第一記憶體於複數個列中之一第一列, 該複數個列位於同步動態隨機存取記憶體(sdram)系 統,每個列包括複數個記憶體裝置,其中每個該複數個 列被識別為屬於第一群組或第二群組,其中該第一群組 相關於第一功率狀態及第二群組相關於第二功率狀態; 決定該第一列是否被識別為屬於該第一群組;若不是 則 、 決定該第一群組是否容量已滿;以及,若不是則 識別該第一列為屬於該第一群組。 2.如申請專利範圍帛!項之方法,進—步包括當第—群組 容量已滿時識別一第二列為屬於第二群組。 3 .如申請專利範圍第2項之方法,其中在第一群組中第二 列係最近最少使用(least recently used)的。 4.如申請專利範圍第2項之方法,其中第一群組的容量係 可程式規劃的。 5·如申請專利範圍第1項之方法,其中第一功率狀態係一 使用中功率狀態而第二功率狀態係一無功率狀態/ 6.如申請專利範圍第1項之方法,進一步包括· 若第二列在預定的時間間隔内未受到存取則識別屬於 第一群組之一第二列為屬於第二群組。 7 · —種電腦系統,包括: -包括複數個列之記憶體系統’其中每個列包括複數 個記憶體裝置,而其中在每個複數個列中之記憶體裝置
    申請專利範圍 Α8 Β8 C8 D8 經濟部中央標率局員工消費合作社印製 係根據一第一功率狀態、 狀態而操作;以及 憶體控制器,其用以藉由識別記憶體裝置之列操 作於^ —功率狀態為屬於—第-群組和識別記憶體裝置 〈列操作於第二功率狀態為屬於-第二群組來管理複數 個記憶體裝置之功率。 8·=申請專利範圍第7項之電腦系統,其中第—群組被分 ::二組和第二次群組’其中該屬於在第一功率狀 .…-群组之記憶體裝置之列,被識別屬於第—次群 屬於在第二功率狀態第—群組之記憶體裝 列,被識別為屬於第二次群組。 9.=請專利範圍帛8項之電腦系統,其中識別為屬於第 裝置之一第一列當被記憶體控制器存取 吁夂烕斌別為屬於第一群組。 ι〇·如申請專利範圍f 9項之電腦系统,其 量已滿則記憶體裝置之一第二列識 、、且谷 為識別為屬於第二群組。 ^為屬於弟一群組變 11.如申請專利範圍第9項之電腦系統,其# 量已滿則記憶體裝置之-第二列識別為屬2群組奋 變為識別為屬於第二群組而記憶體裝置之二::次群, 為屬於第-群組變為識別為屬於第二群組。$一列識别 12·如申請專利範圍第丨〇項之電腦系 量係可程式規劃的。 庫的容 13.如申請專利_ 12項之電腦系統’其中第一次庫的 第一功率狀態或一第三功率 (請先閲讀背面之注意事項再填寫本頁) 、1T f -2- 本紙張尺度 t n Α4· ( 210x 297 公釐
    申請專利範園 容量係可程式規劃的。 14.如申明專利範圍帛9項之電腦系統,其中記憶體控制器 進:步包括-計時器,當記憶體裝置之第一列識別為屬 於第群組,右記憶體裝置之第一列未在一預定的時間 間隔内被,己憶體控制器存取時,該計時器用以識別記憶 體裝置之第一列為屬於第二群組。 15·如申凊專利範圍帛9項之電腦系統,其中記憶體控制器 進一步包括一計時器,當記憶體裝置之第一列識別為屬 於第二次群組,若第一記憶體裝置未在一預定的時間間 隔内被圮憶體控制器存取時,該計時器用以識別記憶體 裝置之第一列為屬於第二群組並識別記憶體裝置之第二 列為屬於第二次群組。 16·如申請專利範圍第7項之電腦系統,其中該複數個記憶 月豆裝置係Rambus動態隨機存取記憶體(RDRAms)。 17·如申請專利範圍第7項之電腦系統,其中第一功率狀態 係一使用中狀態而第二功率狀態係一睡眠狀態。 18. —種功率管理方法,包括下列步驟: 要求存取至一記憶體系統中之複數個記憶體裝置之一 第一記憶體裝置’其中每個該複數個記憶體裝置識別為 屬於一第一群組或第二群組,其中該第一群組相關於一 弟一功率狀態而该弟二群組相關於一第二功率狀態; 決定是否該第一記憶體裝置識別為屬於該第一群組; 若不是則 決定是否該第一群組容量已滿;以及,若不是則 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
    Α8 Β8
    識別該第一記憶體裝置為屬於該第—群組。 19.如申請專利範圍第1 8項之功率管理 々古,其中每個兮 複數個記憶體裝置識別為屬於該第一群 ^ « 丑進一步識別為 屬於一第一次群組或一第二次群組。 、、、 20.如申請專利範圍第1 9項之功率管理方法,包括 決定該第一記憶體裝置是否識別為屬於該 ★ 組,如果該第一記憶體裝置識別為屬於該第一群組人以 及,若不是則 、、且’以 決定該第一記憶體裝置是否識別為屬於該第二次 組。 21·如申請專利範圍第2 0項之功率管理方法,進一步包 梧: . 決定該第一次群組容量是否已滿,如果該第一記憶體 裝置識別為屬於該第二次群組;以及,若不是則 减別違弟一元憶體裝置為屬於該第一次群組。 22.如申請專利範圍第2 1項之功率管理方法,包括·· 若S第一次群組容量已滿則轉移識別為屬於該第一次 群組之一第二記憶體裝置至該第二次群組。 23·如申請專利範圍第2 2項之功率管理方法,其中該第二 記憶體裝置係最近最少使用之記憶體裝置,其識別為屬 於第一次群組。 24·如申請專利範圍第1 9項之功率管理方法,進一步包 括: 若該第一群組容量已滿則將識別為屬於該第二次群組 -4 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) ~、申請專利範圍 " — <一第二記憶體裝置識別為屬於該第二群組; 決定是否該第一次群組容量已滿;以及 分類一分類為屬於孩第一次群組之第三記憶體裝置為 屬於該第二次群組。 25·如申請專利範圍第24項之功率管理方法,其中該第一 群組之谷量及該第一次群組之容量係可程式規劃的。 26. 如申凊專利範圍第2 4項之功率管理方法,其中該第二 5己k、體裝置為識別於該第一群組之最近最少使用記憶體 裝置而該第三記憶體裝置為識別於該第一次群組之最近 最少使用記憶體裝置。 27. 如申請專利範圍第! 9項之功率管理方法,進一步包 括: 當該第一群組之容量已滿時決定是否該第一次群組之 容量已滿;以及 將識別為屬於該第一次群組之一第二記憶體裝置識別 為屬於該第二次群組。 28·如申請專利範圍第! 9項之功率管理方法,其中識別為 屬於該第一次群組之記憶體裝置在使用中狀態而識別為 屬於該第二次群組之記憶體裝置在待命狀態。 29.如申請專利範圍第i 9項之功率管理方法,其中第一功 率狀態係一使用中狀態而第二功率狀態係一睡眠狀態。 30·如申請專利範圍第1 9項之功率管理方法,進一步包 括: 若一第二記憶體裝置未在一預定的時間間隔内被存取 -5- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 484051 A8 B8 C8
    7T、申清專利祀圍 . _ , , % -記憶體裝置改識 時,將識別屬於該第二次群組之該弟一 Λ 別屬於第二群組。 31.如申請專利範圍第1 9項之功率管理方法’進步包 括: 若一第二記憶體裝置未在一預定的時間間隔内被存取 時,將識別屬於該第二次群組之該第二記憶體裝置改識 別屬於第二群組;以及 若一第三記憶體裝置未在一預定的時間間隔内被存取 時,將識別屬於次群組之該第三記憶體裝置改識 別屬於第二次群 項之功率管理方法,其中記憶體 隨機存取記憶體(RDRAM)。 32·如申請專利範圍 系統係一 Rambus 赛顚! -6 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
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Families Citing this family (67)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4265850B2 (ja) * 2000-01-17 2009-05-20 富士通株式会社 移動体交換機、ホームメモリ・ノード装置および関門交換機
US6633987B2 (en) * 2000-03-24 2003-10-14 Intel Corporation Method and apparatus to implement the ACPI(advanced configuration and power interface) C3 state in a RDRAM based system
US6691237B1 (en) * 2000-08-08 2004-02-10 Dell Products, L.P. Active memory pool management policies
US6925529B2 (en) * 2001-07-12 2005-08-02 International Business Machines Corporation Data storage on a multi-tiered disk system
US6820169B2 (en) * 2001-09-25 2004-11-16 Intel Corporation Memory control with lookahead power management
US20030097519A1 (en) * 2001-11-21 2003-05-22 Yoon Ha Ryong Memory subsystem
US7103730B2 (en) * 2002-04-09 2006-09-05 Intel Corporation Method, system, and apparatus for reducing power consumption of a memory
US7028200B2 (en) * 2002-05-15 2006-04-11 Broadcom Corporation Method and apparatus for adaptive power management of memory subsystem
US7051174B2 (en) * 2002-09-24 2006-05-23 International Business Machines Corporation Method, system, and program for restoring data in cache
US6853603B1 (en) * 2004-03-09 2005-02-08 Altera Corporation Programmable logic device having nonvolatile memory with user selectable power consumption
US7272728B2 (en) * 2004-06-14 2007-09-18 Iovation, Inc. Network security and fraud detection system and method
US7296129B2 (en) 2004-07-30 2007-11-13 International Business Machines Corporation System, method and storage medium for providing a serialized memory interface with a bus repeater
US7389375B2 (en) * 2004-07-30 2008-06-17 International Business Machines Corporation System, method and storage medium for a multi-mode memory buffer device
US20060036826A1 (en) * 2004-07-30 2006-02-16 International Business Machines Corporation System, method and storage medium for providing a bus speed multiplier
US7224595B2 (en) * 2004-07-30 2007-05-29 International Business Machines Corporation 276-Pin buffered memory module with enhanced fault tolerance
US7277988B2 (en) * 2004-10-29 2007-10-02 International Business Machines Corporation System, method and storage medium for providing data caching and data compression in a memory subsystem
US7331010B2 (en) 2004-10-29 2008-02-12 International Business Machines Corporation System, method and storage medium for providing fault detection and correction in a memory subsystem
US7395476B2 (en) 2004-10-29 2008-07-01 International Business Machines Corporation System, method and storage medium for providing a high speed test interface to a memory subsystem
US7299313B2 (en) * 2004-10-29 2007-11-20 International Business Machines Corporation System, method and storage medium for a memory subsystem command interface
US7356737B2 (en) 2004-10-29 2008-04-08 International Business Machines Corporation System, method and storage medium for testing a memory module
US7512762B2 (en) 2004-10-29 2009-03-31 International Business Machines Corporation System, method and storage medium for a memory subsystem with positional read data latency
US7305574B2 (en) * 2004-10-29 2007-12-04 International Business Machines Corporation System, method and storage medium for bus calibration in a memory subsystem
GB2426360A (en) * 2005-05-18 2006-11-22 Symbian Software Ltd Reorganisation of memory for conserving power in a computing device
US7590796B2 (en) * 2006-07-31 2009-09-15 Metaram, Inc. System and method for power management in memory systems
US8327104B2 (en) 2006-07-31 2012-12-04 Google Inc. Adjusting the timing of signals associated with a memory system
US7386656B2 (en) 2006-07-31 2008-06-10 Metaram, Inc. Interface circuit system and method for performing power management operations in conjunction with only a portion of a memory circuit
US8077535B2 (en) 2006-07-31 2011-12-13 Google Inc. Memory refresh apparatus and method
US8081474B1 (en) 2007-12-18 2011-12-20 Google Inc. Embossed heat spreader
US7472220B2 (en) 2006-07-31 2008-12-30 Metaram, Inc. Interface circuit system and method for performing power management operations utilizing power management signals
US8335894B1 (en) 2008-07-25 2012-12-18 Google Inc. Configurable memory system with interface circuit
US8438328B2 (en) 2008-02-21 2013-05-07 Google Inc. Emulation of abstracted DIMMs using abstracted DRAMs
US8386722B1 (en) 2008-06-23 2013-02-26 Google Inc. Stacked DIMM memory interface
US20080082763A1 (en) 2006-10-02 2008-04-03 Metaram, Inc. Apparatus and method for power management of memory circuits by a system or component thereof
US9542352B2 (en) 2006-02-09 2017-01-10 Google Inc. System and method for reducing command scheduling constraints of memory circuits
US20080028136A1 (en) 2006-07-31 2008-01-31 Schakel Keith R Method and apparatus for refresh management of memory modules
US8041881B2 (en) 2006-07-31 2011-10-18 Google Inc. Memory device with emulated characteristics
US8397013B1 (en) 2006-10-05 2013-03-12 Google Inc. Hybrid memory module
US9171585B2 (en) 2005-06-24 2015-10-27 Google Inc. Configurable memory circuit system and method
US8055833B2 (en) 2006-10-05 2011-11-08 Google Inc. System and method for increasing capacity, performance, and flexibility of flash storage
US8111566B1 (en) 2007-11-16 2012-02-07 Google, Inc. Optimal channel design for memory devices for providing a high-speed memory interface
US8089795B2 (en) 2006-02-09 2012-01-03 Google Inc. Memory module with memory stack and interface with enhanced capabilities
US7392338B2 (en) 2006-07-31 2008-06-24 Metaram, Inc. Interface circuit system and method for autonomously performing power management operations in conjunction with a plurality of memory circuits
US8060774B2 (en) 2005-06-24 2011-11-15 Google Inc. Memory systems and memory modules
US10013371B2 (en) 2005-06-24 2018-07-03 Google Llc Configurable memory circuit system and method
US8130560B1 (en) 2006-11-13 2012-03-06 Google Inc. Multi-rank partial width memory modules
US8090897B2 (en) 2006-07-31 2012-01-03 Google Inc. System and method for simulating an aspect of a memory circuit
US9507739B2 (en) 2005-06-24 2016-11-29 Google Inc. Configurable memory circuit system and method
US8796830B1 (en) 2006-09-01 2014-08-05 Google Inc. Stackable low-profile lead frame package
US8169233B2 (en) 2009-06-09 2012-05-01 Google Inc. Programming of DIMM termination resistance values
US8359187B2 (en) 2005-06-24 2013-01-22 Google Inc. Simulating a different number of memory circuit devices
US8244971B2 (en) 2006-07-31 2012-08-14 Google Inc. Memory circuit system and method
US7379316B2 (en) 2005-09-02 2008-05-27 Metaram, Inc. Methods and apparatus of stacking DRAMs
US7478259B2 (en) 2005-10-31 2009-01-13 International Business Machines Corporation System, method and storage medium for deriving clocks in a memory system
US7685392B2 (en) 2005-11-28 2010-03-23 International Business Machines Corporation Providing indeterminate read data latency in a memory system
US9632929B2 (en) 2006-02-09 2017-04-25 Google Inc. Translating an address associated with a command communicated between a system and memory circuits
US7724589B2 (en) 2006-07-31 2010-05-25 Google Inc. System and method for delaying a signal communicated from a system to at least one of a plurality of memory circuits
US7669086B2 (en) 2006-08-02 2010-02-23 International Business Machines Corporation Systems and methods for providing collision detection in a memory system
US7539842B2 (en) 2006-08-15 2009-05-26 International Business Machines Corporation Computer memory system for selecting memory buses according to physical memory organization information stored in virtual address translation tables
US7490217B2 (en) 2006-08-15 2009-02-10 International Business Machines Corporation Design structure for selecting memory busses according to physical memory organization information stored in virtual address translation tables
US7870459B2 (en) * 2006-10-23 2011-01-11 International Business Machines Corporation High density high reliability memory module with power gating and a fault tolerant address and command bus
US7721140B2 (en) 2007-01-02 2010-05-18 International Business Machines Corporation Systems and methods for improving serviceability of a memory system
US8209479B2 (en) 2007-07-18 2012-06-26 Google Inc. Memory circuit system and method
US8080874B1 (en) 2007-09-14 2011-12-20 Google Inc. Providing additional space between an integrated circuit and a circuit board for positioning a component therebetween
US9105323B2 (en) * 2009-01-23 2015-08-11 Micron Technology, Inc. Memory device power managers and methods
US9368214B2 (en) 2013-10-03 2016-06-14 Apple Inc. Programmable peak-current control in non-volatile memory devices
US10379748B2 (en) * 2016-12-19 2019-08-13 International Business Machines Corporation Predictive scheduler for memory rank switching
CN111459261A (zh) * 2020-04-03 2020-07-28 北京云宽志业网络技术有限公司 磁盘唤醒方法、装置、电子设备及存储介质

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04143819A (ja) * 1989-12-15 1992-05-18 Hitachi Ltd 消費電力制御方法、半導体集積回路装置およびマイクロプロセツサ
US5430683A (en) * 1994-03-15 1995-07-04 Intel Corporation Method and apparatus for reducing power in on-chip tag SRAM
US5721860A (en) * 1994-05-24 1998-02-24 Intel Corporation Memory controller for independently supporting synchronous and asynchronous DRAM memories
US5923829A (en) * 1994-08-25 1999-07-13 Ricoh Company, Ltd. Memory system, memory control system and image processing system
US5598374A (en) * 1995-07-14 1997-01-28 Cirrus Logic, Inc. Pipeland address memories, and systems and methods using the same
US5881016A (en) * 1997-06-13 1999-03-09 Cirrus Logic, Inc. Method and apparatus for optimizing power consumption and memory bandwidth in a video controller using SGRAM and SDRAM power reduction modes
US5889714A (en) * 1997-11-03 1999-03-30 Digital Equipment Corporation Adaptive precharge management for synchronous DRAM
US5835435A (en) * 1997-12-02 1998-11-10 Intel Corporation Method and apparatus for dynamically placing portions of a memory in a reduced power consumtion state
US6003121A (en) * 1998-05-18 1999-12-14 Intel Corporation Single and multiple channel memory detection and sizing
US6038673A (en) * 1998-11-03 2000-03-14 Intel Corporation Computer system with power management scheme for DRAM devices

Also Published As

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