TW480649B - SOI MOSFETS exhibiting reduced floating-body effects - Google Patents
SOI MOSFETS exhibiting reduced floating-body effects Download PDFInfo
- Publication number
- TW480649B TW480649B TW089114266A TW89114266A TW480649B TW 480649 B TW480649 B TW 480649B TW 089114266 A TW089114266 A TW 089114266A TW 89114266 A TW89114266 A TW 89114266A TW 480649 B TW480649 B TW 480649B
- Authority
- TW
- Taiwan
- Prior art keywords
- layer
- semiconductor
- scope
- patent application
- insulator
- Prior art date
Links
- 230000000694 effects Effects 0.000 title description 17
- 230000001747 exhibiting effect Effects 0.000 title 1
- 239000004065 semiconductor Substances 0.000 claims abstract description 65
- 238000000034 method Methods 0.000 claims abstract description 31
- 239000000463 material Substances 0.000 claims abstract description 21
- 239000012212 insulator Substances 0.000 claims abstract description 18
- 239000010409 thin film Substances 0.000 claims abstract description 17
- 229910052738 indium Inorganic materials 0.000 claims abstract description 16
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 claims abstract description 16
- 239000007943 implant Substances 0.000 claims abstract description 12
- 239000004020 conductor Substances 0.000 claims abstract description 9
- 238000009413 insulation Methods 0.000 claims abstract description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 28
- 229910052710 silicon Inorganic materials 0.000 claims description 28
- 239000010703 silicon Substances 0.000 claims description 28
- 238000002513 implantation Methods 0.000 claims description 26
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 24
- 235000012239 silicon dioxide Nutrition 0.000 claims description 12
- 239000000377 silicon dioxide Substances 0.000 claims description 12
- 239000002019 doping agent Substances 0.000 claims description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 8
- 238000005468 ion implantation Methods 0.000 claims description 7
- 125000004429 atom Chemical group 0.000 claims description 6
- 125000005843 halogen group Chemical group 0.000 claims description 5
- 238000004519 manufacturing process Methods 0.000 claims description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 4
- 238000000137 annealing Methods 0.000 claims description 4
- 239000010408 film Substances 0.000 claims description 4
- 229910001449 indium ion Inorganic materials 0.000 claims description 2
- 229910052757 nitrogen Inorganic materials 0.000 claims description 2
- 239000004575 stone Substances 0.000 claims description 2
- 150000002471 indium Chemical class 0.000 claims 2
- 125000006850 spacer group Chemical group 0.000 claims 2
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 claims 1
- 241001471424 Manta birostris Species 0.000 claims 1
- 229910001882 dioxygen Inorganic materials 0.000 claims 1
- 239000000203 mixture Substances 0.000 claims 1
- 150000004767 nitrides Chemical class 0.000 claims 1
- 125000001475 halogen functional group Chemical group 0.000 abstract 3
- 238000005516 engineering process Methods 0.000 description 17
- 239000000758 substrate Substances 0.000 description 16
- 239000012535 impurity Substances 0.000 description 8
- 239000013078 crystal Substances 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 5
- 230000009467 reduction Effects 0.000 description 5
- 238000000926 separation method Methods 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 4
- 230000004913 activation Effects 0.000 description 3
- 238000012937 correction Methods 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 230000002441 reversible effect Effects 0.000 description 3
- 235000012431 wafers Nutrition 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000012010 growth Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- 241000293849 Cordylanthus Species 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- XMIJDTGORVPYLW-UHFFFAOYSA-N [SiH2] Chemical compound [SiH2] XMIJDTGORVPYLW-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000005234 chemical deposition Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910052744 lithium Inorganic materials 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 230000008635 plant growth Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 239000012780 transparent material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
Description
480649 修正 —----案號 89114266 五、發明說明（1) 技術領域 本發明係關於絕緣物上薄膜矽之半導體裝置，且更特別 的是關於展現減低浮動本體負面效應之SOI M0SFET。本發 明之半導體裝置包含在閘極下方及在裝置之半導體SOI層 之通道區中之區域暈塊植入之銦。再者，本發明亦關於、本 發明SOI M0SFET裝置之製造方法。 發明背景 場效電晶體（FETs)就積體電路之高阻抗、高密集度及低 電力特性觀點而言，已成為大型積體電路（VLSI)及超大型 積體電路（ULSI)，之主要活化裝置。事實上，許多的研究及 發展均針對改善FETs之速度及密集度，以及降低其電力消 耗上。 FET裝'置最通常之構造M0SFET，其典型上在半導體基材 之第一表面處包括源極及汲極區，及其間之閘極區。閘極 包含在源極及沒極區間之第一基材表面上之絕緣物。通道 係存在於閘極電極下方之半導體基材之中，且通道電流係 以閘極處之電壓控制。
最进，在改善FET裝置效能，如臨界電壓及避免通道裝 置短路損壞之努力上，絕緣物上矽（SOI )之技術已成為逐 漸重要之技術。S 〇 I技術係處理貼在絕緣層上之相對薄單 晶半導體層中所形成之電晶體。絕緣層一般係在可能為石夕 之下層基材上形成。換言之，活化裝置係在絕緣層上之薄 半導體中形成，而非裝置之整體半導體中。通常，形成裝 置之單晶半導體中最常使用者為矽。熟習本技藝者應了 ^ 亦可使用其他之單晶層如鍺及鎵砷化物。據此，需^解任
48064Q_ 年//月/ C曰 修正 修正！ 號 89114266 何後續對矽之參考包含任一種半導體材料。 為整體半導體中所形成之積體電路中存在之寄生元件 減少’因此可使用SOI技術達成高效能及高密集度積體電 路。例如，針對整體形成之M0S電晶體，寄生電容係存在 於源極/汲極區及下層基材間之接面。且亦存在源極/汲極 區及基材區之間接面損害之可能性。附屬元件之另一實例 係針對整體中之CMOS技術而存在，其中藉由相鄰井區中之 η -通道及p —通道電晶體所形成之附屬雙極電晶體會產生鎖 住之問題。因為S 0 I構造會明顯的減少寄生元件，且增加 構造之接面損壞之忍受度，因此S 〇 I技術完全適用於高效 能及高密集度之積體電路。 S 0 I技術之第一種應用為在藍寶石上之石夕。最近之努力 在矽晶圓上成長之二氧化矽層上方之成長單晶矽。例如見 〇311^31'等人在1989年1£0^1，第89冊第829-832頁中公告之 標題為"薄Simox膜中之超高速C0MS電路π ，以及Shahidi等 人在1990年IEDM，第90冊第587-590頁中之"藉由晶膜之側 面過渡成長及化學機械拋光製得之超薄SOI上之CMOS之製 造丨丨。 再者，SOI技術可使標準先進之技術描繪成SOI技術而不 需明顯的改變。S 0 I加工技術包含晶膜側面過渡成長-(E L 0 )，側面固相晶膜（LSPE)，及以多孔性經氧化之矽 (FIP0S)完全分離。SOI網路可使用藉由植入之氧（SIM0X) 分離及晶圓結合及背後蝕刻（SI BOND)技術之半導體製程， 因為其可達到低的缺陷密實度、薄膜控制、良好之少數載 體壽命及良好之通道移動特性。結構之特徵係以淺溝槽分
O:\64\64669.ptc 第5頁 480649 案號 89114266 五、發明說明（3) 離（STI)定義。淺溝槽之分離可消除平面度之考量，以及 多向性氧化之效應，如L0C0S鳥嘴，因此可使技術移轉且 規劃成次-0. 25微米技術。 雖然SOI M0SFET之浮動本體提供許多的優點，包含不會 有可逆本體之效應，但此構造會有某些其他之問題。由裝 置之浮動本體造成之更重要問題包含標準飽和臨界電壓之 降低，增加裝置之0 F F電流，通過電晶體之洩漏電流，及 裝置之線性臨界電壓之大的波動。據此，需降低S 0 I裝置 浮動本體電壓之負面效應。由於較高之衝擊離子化速率， 及通常較南之額外之雙極增益’因此浮動本體效應一般在 NM0S裝置中會比在PM0S裝置中更嚴重。 發明概要 本發响係使SOI裝置之浮動本體問題明顯的降低。特別 是，依據本發明，係將銦植入裝置中，得到控制短通道效 應以及降低感應汲極遮蔽物（D I BL)之區域暈狀植乂。另 外，依據本發明使用銦植入物將會損害本體源極二極體之 順向特性。換言之，本體源極二極體變得更易泡漏。該轎 高順向接面洩漏會降低實質上之浮動本體效應。 更特別的是，本發明係關於絕緣物上薄膜石夕之半導體裝 置，包括位在半導體材料層之上之埋設絕緣層，位在埋設 絕緣層之上之第一種導電性類型之半導體so Γ層，及位在 閘極絕緣層之上之閘極導體’與半導體S 0 I層之第一種導 電性類型相反之第二種導電性類型之源極及汲極區，第二 種導電性類型之淺源極及；:及極延伸及在半導體s〇 !層之通 道區中之閘極之下之區域軍狀植入物’其中之區域晕狀植
O:\64\64669.ptc 第6頁 480649 ___1^89114266_年 7 月 2今曰 修正 _--- 五、發明說明（4) 入物為在植入量約5 E 1 3至約U 5 E14，且能量位準約為60至 約125Kev下植入之銦。 本發明之另一目地係關於製造絕緣物上薄膜矽之半導體 裝置之方法。該方法包括提供具有位在半導體材料層上之 埋設絕緣層，位在埋設絕緣層之上之第一種導電性類型之 半導體SOI層，及位在半導體s〇 I層選定部分之上之閘極絕 緣層，及位在閘極絕緣層之上之閘極導體，與半導體S0 I 層之第一種導電性類型相反之第二種導電性類塑之淺源極 及汲極延伸，及能量位準約為6 0至約1 2 5 K e v，且角度α 約0 °至約45 °之植入量約5Ε13至約1· 5Ε14，將銦離子植 入，接著在溫度約9 0 0 °C至約1 0 2 5 °C下退火構造約5至約2 5 秒，因而得到在閘極之下及半導體S0 I層之通道區中之區 域暈狀植入物。接著再得到第二導電性類之源極及汲極 區〇 熟習本技藝者由下列說明達成本發明之最佳模式，且由 僅顯示及敘述本發明較佳具體例之詳細敘述可輕易的了解 本發明之另一目的及優點。了解本發明後可進行其他及不 同之具體例，且其許多的細節可以依不同方式改良，但均 不脫離本發明之範圍。據此，本敘述僅用於說明，非用作 限制用。 附圖之簡要敘述 圖1為依據本發明之MOSFET SOI裝置之簡要剖面圖。 圖2為與先前技藝之方法比較，以本發明逵 . 壓之說明圖。 成之fe界電 低（DIBL)之 圖3說明藉由本發明達成之汲極感應遮蔽降
O:\64\64669.ptc 第7頁 480649 _案號89114266_年Ί 月曰 修正_ 五、發明說明（5) 效應。 圖4說明藉由本發明達成之電流中斷之效應。 圖5說明依據本發明之線性臨界電壓及電流中斷之效 應。 執行本發明之最佳及各種模式 Λ 為協助了解本發明，將參考附圖說明。為方便起見，當 本發明製造步驟之討論係指特殊類型之基材及/或特殊類 型之摻雜物雜質時，需了解本發明係用於相反之方面，但 不離本發明之精神。例如，當參考Ρ-型矽基材當作半導體 基材，且以η-型雜質作為擴散或植入之摻雜物雜質時，則 需了解η-型基材及ρ-型擴散或植入之摻雜物雜質同樣適 用。另外，需了解當參照η -型雜質討論時，製程步驟可用 於Ρ -型雜質等等。而且，當參考之雜質為π第一種類型π及 π第二種類型π ，則需了解π第一種類型π係指η-或ρ -型雜 質，且π -第二種類型π係指相反之導電性類型。亦即，若 ”第一種類型”為ρ，則”第二種類型”為η。若”第一種類型” 為η，則π第二種類型'’為ρ。 而且，本發明係用於除如技藝中已知之矽外之基材。再 者，此處所用之π多元矽π及”多晶矽π如先前之技藝中般為 可交互改變的。 圖1說明提供整體半導體基材1，如具有（1 0 0 )結晶構造 之矽基材。絕緣層2係置於整體半導體基材1上。適當絕緣 層之實例包含二氧化矽及氮化矽。氧化物層可藉由熱氧化 法或二氧化矽之化學蒸氣沉積，如在溫度約8 0 0 °C至約 1100°C 下使用 C02/SiH2/N24N20/SiH4/N2，在基材上成長。
O:\64\64669.ptc 第8頁 480649 修正 ____案號 89114266 7 月 2令旦 五、發明說明（6) 絕緣層2可指埋設之絕緣層。 接著，絕緣層2之上可設置上層半導體基材材料3如石夕。 例如，矽層3可藉由氣-固或不均質反應系統成長。特別 是，該反應系統希望包含氫、矽及氯，一般之系統為如 Silvesteri and Tang之π聚石夕同時沉積在氧化物-石夕之上 之再製技術n (IBM Technical Disclosure Bulletin,第 23 冊，No· 2， July 1 9 80，第 8 1 0 - 8 2 0 頁）中揭示之 S i C 1 4-1之結合。矽層3可依所需之結構以η-型或p-型摻雜。摻 雜可以以離子植入或熱擴散進行。石夕之p—型摻雜物包含 侧’石夕之η -型摻雜物包含砷。圖1說明p -摻雜。 接著’電介質層4伴隨在圖1之例為閘極5之活化裝置， 在半V體層3之上形成。閘極可藉由例如以化學蒸氣沉積 /儿積一層多晶矽，接著以數種技術之任一種摻雜η -型摻雜 =$碟或銻製成。厚的二氧化矽額外之層可藉由如化 :洛氣沉積沉積在聚矽上。此可當作蝕刻遮蔽，以協助多 料輪，之形成。閘極5可藉由周知之技術形成輪廓。 術佶用决疋層之問極圖案’如依已知之微影光罩及餘刻技 之夺而之類型之光阻劑材料（未顯示）層’可置放在氧化物 人^阻ΐ ^任一種技藝中習知之技藝中已知之感光性可聚 二涂欲^ ί料均可使用。光阻劑材料可藉由旋轉塗佈或喷 擇ί的ί t劑材料層之後，接著可使用光微影光罩使其選 定圖案ϋ在紫外線照射中。光罩需為具有界定閘極之預 紫外線曝ί不透光部分之透明材料。經光罩之晶圓在進行 — ’使在光罩透明區之下之光阻劑材料部分聚
O:\64\64669.ptc 480649 jCb 案號 89114266 年//月ΛΓ曰 修正 j(7) 五、發' 合。再移除未曝曬之光阻劑材料及二氧化矽未覆蓋之部 分，接著移除所需閘極區外之聚矽區域。再移除藉由移除 聚矽5之部分而未覆蓋之電介質層4之部分。接著，移除閘 極區之上留下之光阻劑材料及二氧化矽材料部分。 淡摻雜之源極/汲極區7，8係藉由η -型摻雜物之離子植 入製得。一般而言，η -型摻雜物之植入量約6 Ε 1 4至約 9Ε14，較佳之植入量約7Ε14至約8Ε14，且一般係在約10至 約1 5 Kev之能量位準下，較好在約1 2至約1 3 Kev之能量位 準之下植入。 接著，在植入量約5 Ε 1 3至約1 . 5 Ε 1 4極能量位準約6 0至約 125 Kev之下今銦植入。銦係在角度α為0°至約45°之下 植入。植入後，結構再於約9 0 0至約1 0 2 5 °C之溫度下熱退 火約5至約2 5秒。此會產生如圖1中所示之區域暈狀植入， 形成位在深源極/汲極交界處之間，且經設計以提供閘極 氧化物/矽介面處及具有區域植入之在淺源極/汲極延伸區 交叉處之特殊濃度，且與淺源極/汲極延伸結合之交界。 植入及退火條件係經選擇以提供該接面約8 X 1 018原子/ 立方公分至約2 X 1 019原子/立方公分之最高活化摻雜濃 度。與存在之殘留位移有關之相對高濃度會導致在低偏壓 下與順向偏壓交界洩漏及在電源電壓下之逆向偏壓洩漏之 適當結合。例如，若在其後面留下太多之缺陷，則交界反 向本體洩漏會太高，使設備之斷電電流增加且衝擊。若完 全移除缺陷，則交界之順向洩漏會降低，且不會將本體電 壓限制在低的值。因此，其在降低浮動本體之效應上係無 效0
O:\64\64669.ptc 第10頁 480649 _案號 89114266 五、發明說明（8) 年7月岸曰 修正 尖峰濃度發生在側壁分隔物之下，或使用區域植入製造 之高效能M0SFET裝置中之閘極多晶矽。因為裝置之該區中 之摻雜物濃度係藉由植入之摻雜物離子之側向散射及退火 過程中之側向擴散測定，尖峰交界濃度之準確測定需二維 植入/擴散模擬，及/或側向摻雜輪廓之間接測量。 藉由本發明達成之造成浮動本體效應降低之接面摻雜濃 度亦會影響裝置之其他電特性，如極短通道長度下之臨界 電壓及交界處電容量。
本體源極二極體之較高順向電流意指本體電壓會經常 π鎖定”在比一般之S 0 I Μ 0 S F E T低之值。因此，在高沒極偏 壓下之M 0SFET裝置中觀察到之臨界電壓之降低會受到極大 之抑制。此等線中，見圖2，其中曲線1代表未含本發明之 銦植入乏先前技藝之裝置，且曲線2代表本發明。如說 明，依據本發明之裝置說明與先前技藝比較之較高飽和 Vt。 - 另外，本發明提供較低之明顯汲極感應遮蔽降低 (D I B L )，且因此使中斷電流降低（針對給定之線性臨界電 壓此說明於圖3中，其中曲線1說明沒有依據本發明之 銦植入之先前技藝之裝置，且曲線2說明由本發明達成之 結果。
另外，如圖4中之說明，通過電晶體之洩漏電流將會實 質的降低，其中之曲線1說明先前技藝裝置之未包含銦植 入之結果，且與曲線2中所示知本發明結果比較。相信該 效應係由於轉移源極降低之過程中，本體至源極之電壓將 小於一般裝置中之故。因為該本體至源極之電壓基本上構
O:\64\64669.ptc 第11頁 480649
_ 案號 891M266 五 發明說明（9) ===雙極裝置之Vbe，其降低會直接抑制通過閘極之 漏冤流。 ^ 再者’由本發明之銦植入製成之„會漏”一 二體可，⑽裝置娜 開）為敢小。事實上，經常此等參數之散開在s〇i裝置中合 L殘：㊁f置中大。該不規則之形成係由於本體浮動，及 …此使其變化降低。此將造成此等 =蔽ΐ圖5之證明，其中曲線1之點代表未含銦:直ΐ 之先別技藝裝置，且曲線2代表本發明。 植入 f外，如技藝中已知可提供閘極Χ側壁分離1〇， 更重之摻雜源極/汲極區丨丨，1 2。 耆^供 可藉由糾如n-型摻雜物之離子植入更提重供'雜且之」 f3E15至約7E15，且較好植人量為約5E15至約植^ 般其能量位準約1 〇至約丨5 Kev，且較好盆 且一 約13Kev。 且較好其此ΐ位準約12至 該植入後，構造一般均經熱退火。該熱退火一 9 5 0〜1 0 5 0 °C下進行約5至約2 0秒。 ，、在約 閘極側壁分離1 〇 —般包括二氧化矽層，氮 層之結合。 g /層或此二 本發明之前面敘述說明且敘述本發明。另外， _ 示及敘述本發明之較佳具體例，但如上述，需了 ^ =.、、、頁 可用於各種其他結合，改質及環境中，且可改變或改^明 但均不脫離此處所述觀念及與上述技術及/或相關技蓺、’ 技術或知識之本發明範圍中。此處所述之具體例進一^之、
O:\64\64669.ptc 第12頁 480649 修正 案號 89114266 五、發明說明（10) 明執行本發明已知之最佳模式，且為使其他熟習本技藝者 了解本發明，需藉由本發明之特殊應用或用途進行該等或 其他具體例及各種改質。據此，該敘述並非用於限制本發 明以形成此處之揭示。而且，附屬之申請專利範圍將會包 含其他之具體例。
O:\64\64669.ptc 第13頁 480649 案號 89114266 年7月zf曰 修正 圖式簡單說明 圖1為依據本發明之MOSFET SOI裝置之簡要剖面圖。 圖2為與先前技藝之方法比較，以本發明達成之臨界電 壓之說明圖。 圖3說明藉由本發明達成之汲極感應遮蔽降低（D I B L )之 效應。 圖4說明藉由本發明達成之電流中斷之效應。 圖5說明依據本發明之線性臨界電壓及電流中斷之效 應0
O:\64\64669.ptc 第14頁
Claims (1)
- 4p649-- 案號 89114266 W年丨月曰 修正 圍 1. 一種絕緣物上薄膜矽之半導體裝置，包括一層半導 體材料，位在半導體材料層之上之埋設絕緣層，位在埋設 絕緣層之上之第一種導電性類型之半導體SO I層，及未在 半導體SO I層之預選定部分之上之閘極絕緣層，及位在閘 極絕緣層之上之閘極導體，與半導體SOI層之第一種導電 性類型相反之第二種導電性類型之源極及汲極區，第二種 導電性類型之淺源極及汲極延伸及在半導體S 0 I層之通道 區中之閘極之下之區域暈狀植入物，其中之區域暈狀植入 物為植入量約5 E1 3至約1. 5 E1 4，且能量位準約為6 0至約 125 Kev之植入之銦。 2. 如申請專利範圍第1項之絕緣物上之薄膜矽半導體裝 置，其中銦之植入量約為1E14。 3. 如申請專利範圍第1項之絕緣物上之薄膜矽半導體裝 置，其中該裝置為SOI NM0SFET裝置。 4. 如申請專利範圍第1項之絕緣物上之薄膜矽半導體裝 置，其中之半導體材料為矽，且半導體SOI層為矽。 5. 如申請專利範圍第4項之絕緣物上之薄膜矽半導體裝 置，其中之第一種導電性類型為P-型。 6. 如申請專利範圍第1項之絕緣物上之薄膜矽半導體裝 置，其中之尖峰活化銦濃度為約8 X 1 018原子/立方公分至 約2 X 1019原子/立方公分。 7. 如申請專利範圍第1項之絕緣物上之薄膜矽半導體裝 置，其中之埋設絕緣層包括二氧化矽。 8. 如申請專利範圍第1項之絕緣物上之薄膜矽半導體裝O:\64\64669.ptc 第15頁 案號 89114266 申請專利範圍 置’其中之閘極絕緣層包括二氧化矽。 9·如申請專利範圍第1項之锅鏠物卜夕 置，其中之閘極導體包括多晶石夕、’。 缚膜石夕半導體裝 1 0 ·如申請專利範圍第1項曰曰之:续物卜夕^ 裝置，其中尚包含在閘極之、物上之薄膜矽半導體 11 裝置 合物 12 裝置 9E14 13 裝置 8E14 14 如申請專利範圍第丨〇項之蝠鏠物μ = t 其中之侧壁分隔物包括二氧…氮 =二，專利範圍第1項之絕緣物上之薄膜石夕半導體 八中故源極及汲極延伸之植入量約為6E14至約導 亡:極及没f區之植入量約為ms至約ms、。 咐專利範圍第丨項之絕緣物上之薄膜矽半導體 八中淺源極及沒極延伸之植入量約為7 E丨4至約 且源極及沒極區之植入量約為5E 1 5至約6E 1 5。 $ ^ t I種製造絕緣物上薄膜矽半導體裝置之方法，該方 ^匕括提供具有包括一層半導體材料，位在半導體材料層 上之埋設絕緣層，位在埋設絕緣層之上之第一種導電性 ;、員型之半導體SOI層，及位在半導體3〇1層之選定部分之上 之閑極絕緣層，及位在閘極絕緣層之上之閘極導體，與半 導體SO I層之第一種導電性類型相反之第二種導電性類型 之淺源極及沒極區 < 構造， 在植入量約5E13至約1.5E14，且能量位準約為60至約 125 Kev及角度α約為〇。至約45。之下植入銦離子， 接著在約9 0 0 °C至約1 〇 2 5 °C下退火構造約5至約2 5秒鐘，O:\64\64669.ptc 第16頁 480649 _案號89114266 Θ f年丨月曰 修正_ 六、申請專利範圍 得到位在閘極之下與導體SOI層之渠區之中之銦之區域暈 狀植入，及提供第二種導電類型之源極與汲極區。 15. 如申請專利範圍第1 4項之方法，其中之植入量約 1E14 ° 16. 如申請專利範圍第14項之方法，其中之角度α約為 0 0 〇 17. 如申請專利範圍第14項之方法，其中其提供約8χ 1 018原子/立方公分至2 X 1 019原子/立方公分之尖峰活化銦 摻雜物濃度。 18. 如申請專利範圍第14項之方法，其中之半導體材料 層包括矽。 φ 19. 如申請專利範圍第1 4項之方法，其中之埋設絕緣物 +層包括二氧化矽。 20. 如申請專利範圍第14項之方法，其中之半導體SOI 層包括$夕。 21. 如申請專利範圍第14項之方法，其中之半導體裝置 為SOI NM0SFET 裝置。 22. 如申請專利範圍第1 4項之方法，其中之閘極絕緣層 包括二氧化矽。 23. 如申請專利範圍第1 4項之方法，其中之閘極導體包 括多晶矽。 _ 24. 如申請專利範圍第14項之方法，其中之半導體裝置® 尚包括提供源極與汲極區之前，在閘極導體上之側壁分隔 物0O:\64\64669.ptc 第17頁 480649 案號 89114266 年f月曰 修正 六、申請專利範圍 25. 如申請專利範圍第2 4項之方法，其中之側壁分隔物 包括二氧化矽，氮化矽，或其結合物。 26. 如申請專利範圍第1 4項之方法，其中淺源極及汲極 延伸係以植入量約為6 E 1 4至約9 E1 4，且能量位準為約1 0至 約1 5 Kev下之離子植入提供，且源極及汲極區係藉由在植 入量約為3E15至約7E15，且能量位準為約10至約15 Kev下 之離子植入提供。2 7. 如申請專利範圍第1 4項之方法，其中淺源極及汲極 延伸係以植入量約為7 E 1 4至約8 E1 4，且能量位準為約1 2至 約1 3 Kev下之離子植入提供，且源極及汲極區係藉由在植 入量約為5E15至約6E15，且能量位準為約12至約13 Kev下 之離子植入提供。 28. 如申請專利範圍第14項之方法，其中尚包括在提供 源極與汲極區之摻雜物之後，在溫度約9 5 0 °C至約1 0 5 0 °C 下熱退火約5至約20秒鐘。O:\64\64669.ptc 第18頁
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/377,331 US6686629B1 (en) | 1999-08-18 | 1999-08-18 | SOI MOSFETS exhibiting reduced floating-body effects |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| TW480649B true TW480649B (en) | 2002-03-21 |
Family
ID=23488681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW089114266A TW480649B (en) | 1999-08-18 | 2000-07-17 | SOI MOSFETS exhibiting reduced floating-body effects |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6686629B1 (zh) |
| TW (1) | TW480649B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7399701B2 (en) | 2005-05-09 | 2008-07-15 | Elpida Memory Inc. | Semiconductor device manufacturing method including forming a metal silicide layer on an indium-containing layer |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6333217B1 (en) * | 1999-05-14 | 2001-12-25 | Matsushita Electric Industrial Co., Ltd. | Method of forming MOSFET with channel, extension and pocket implants |
| US7091093B1 (en) * | 1999-09-17 | 2006-08-15 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating a semiconductor device having a pocket dopant diffused layer |
| US7883979B2 (en) * | 2004-10-26 | 2011-02-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for manufacturing a semiconductor device with reduced floating body effect |
| US20060175659A1 (en) * | 2005-02-07 | 2006-08-10 | International Business Machines Corporation | A cmos structure for body ties in ultra-thin soi (utsoi) substrates |
| US20080001213A1 (en) * | 2006-06-29 | 2008-01-03 | International Business Machines Corporation | Structures and methods for manufacturing high density narrow width mosfets |
| US8704654B1 (en) | 2007-06-07 | 2014-04-22 | The United States Of America As Represented By The Administrator Of National Aeronautics And Space Administration | Circuit for communication over DC power line using high temperature electronics |
| US7723785B2 (en) * | 2007-07-31 | 2010-05-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | High performance power MOS structure |
| US8415654B2 (en) * | 2008-03-27 | 2013-04-09 | Nitek, Inc. | Low resistance ultraviolet light emitting device and method of fabricating the same |
| DE102008035816B4 (de) * | 2008-07-31 | 2011-08-25 | GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG, 01109 | Leistungssteigerung in PMOS- und NMOS-Transistoren durch Verwendung eines eingebetteten verformten Halbleitermaterials |
| CN102832126A (zh) * | 2011-06-13 | 2012-12-19 | 中国科学院微电子研究所 | 一种半导体结构及其制造方法 |
| KR101491766B1 (ko) | 2014-07-22 | 2015-02-11 | 성균관대학교산학협력단 | 전력변환장치 및 반도체 스위치 제어방법 |
| US20160126108A1 (en) * | 2014-11-03 | 2016-05-05 | Texas Instruments Incorporated | Method of reducing gate leakage in a mos device by implanting gate leakage reducing species into the edge of the gate |
| US10714623B2 (en) * | 2015-08-07 | 2020-07-14 | Ahmad Houssam Tarakji | Approach for an area-efficient and scalable CMOS performance based on advanced silicon-on-insulator (SOI), silicon-on-sapphire (SOS) and silicon-on-nothing (SON) technologies |
| US9741857B2 (en) * | 2015-08-07 | 2017-08-22 | Ahmad Tarakji | Approach for an area-efficient and scalable CMOS performance based on advanced Silicon-On-Insulator (SOI), Silicon-On-Sapphire (SOS) and Silicon-On-Nothing (SON) technologies |
| US11605732B2 (en) | 2019-11-06 | 2023-03-14 | Semiconductor Components Industries, Llc | Power device with graded channel |
Family Cites Families (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4722909A (en) * | 1985-09-26 | 1988-02-02 | Motorola, Inc. | Removable sidewall spacer for lightly doped drain formation using two mask levels |
| US4990974A (en) | 1989-03-02 | 1991-02-05 | Thunderbird Technologies, Inc. | Fermi threshold field effect transistor |
| US5185280A (en) | 1991-01-29 | 1993-02-09 | Texas Instruments Incorporated | Method of fabricating a soi transistor with pocket implant and body-to-source (bts) contact |
| US5171700A (en) | 1991-04-01 | 1992-12-15 | Sgs-Thomson Microelectronics, Inc. | Field effect transistor structure and method |
| US5244823A (en) * | 1991-05-21 | 1993-09-14 | Sharp Kabushiki Kaisha | Process for fabricating a semiconductor device |
| US5225357A (en) * | 1992-01-02 | 1993-07-06 | Chartered Semiconductor Manufacturing | Low P+ contact resistance formation by double implant |
| KR960014718B1 (en) | 1993-05-14 | 1996-10-19 | Lg Semicon Co Ltd | Method of manufacturing transistor |
| US5409848A (en) | 1994-03-31 | 1995-04-25 | Vlsi Technology, Inc. | Angled lateral pocket implants on p-type semiconductor devices |
| US5650340A (en) * | 1994-08-18 | 1997-07-22 | Sun Microsystems, Inc. | Method of making asymmetric low power MOS devices |
| US5536962A (en) | 1994-11-07 | 1996-07-16 | Motorola, Inc. | Semiconductor device having a buried channel transistor |
| TW304301B (zh) * | 1994-12-01 | 1997-05-01 | At & T Corp | |
| US5585285A (en) | 1995-12-06 | 1996-12-17 | Micron Technology, Inc. | Method of forming dynamic random access memory circuitry using SOI and isolation trenches |
| US5821147A (en) * | 1995-12-11 | 1998-10-13 | Lucent Technologies, Inc. | Integrated circuit fabrication |
| US5936278A (en) * | 1996-03-13 | 1999-08-10 | Texas Instruments Incorporated | Semiconductor on silicon (SOI) transistor with a halo implant |
| KR0176202B1 (ko) * | 1996-04-09 | 1999-04-15 | 김광호 | 에스.오.아이형 트랜지스터 및 그 제조방법 |
| US5668024A (en) * | 1996-07-17 | 1997-09-16 | Taiwan Semiconductor Manufacturing Company | CMOS device structure with reduced risk of salicide bridging and reduced resistance via use of a ultra shallow, junction extension, ion implantation process |
| US5793090A (en) * | 1997-01-10 | 1998-08-11 | Advanced Micro Devices, Inc. | Integrated circuit having multiple LDD and/or source/drain implant steps to enhance circuit performance |
| US5930642A (en) * | 1997-06-09 | 1999-07-27 | Advanced Micro Devices, Inc. | Transistor with buried insulative layer beneath the channel region |
| US5923987A (en) * | 1997-06-30 | 1999-07-13 | Sun Microsystems, Inc. | Method for forming MOS devices with retrograde pocket regions and counter dopant regions at the substrate surface |
| US6046478A (en) * | 1997-09-25 | 2000-04-04 | Advanced Micro Devices, Inc. | P-channel thin film transistor having a gate on the drain region of a field effect transistor |
| US6306712B1 (en) * | 1997-12-05 | 2001-10-23 | Texas Instruments Incorporated | Sidewall process and method of implantation for improved CMOS with benefit of low CGD, improved doping profiles, and insensitivity to chemical processing |
| KR100281110B1 (ko) * | 1997-12-15 | 2001-03-02 | 김영환 | 반도체소자및그제조방법 |
| US6127222A (en) * | 1997-12-16 | 2000-10-03 | Advanced Micro Devices, Inc. | Non-self-aligned side channel implants for flash memory cells |
| US6133610A (en) * | 1998-01-20 | 2000-10-17 | International Business Machines Corporation | Silicon-on-insulator chip having an isolation barrier for reliability and process of manufacture |
| US6353245B1 (en) * | 1998-04-09 | 2002-03-05 | Texas Instruments Incorporated | Body-tied-to-source partially depleted SOI MOSFET |
| US6271095B1 (en) * | 1999-02-22 | 2001-08-07 | Advanced Micro Devices, Inc. | Locally confined deep pocket process for ULSI mosfets |
| US6204138B1 (en) * | 1999-03-02 | 2001-03-20 | Advanced Micro Devices, Inc. | Method for fabricating a MOSFET device structure which facilitates mitigation of junction capacitance and floating body effects |
| US6268640B1 (en) * | 1999-08-12 | 2001-07-31 | International Business Machines Corporation | Forming steep lateral doping distribution at source/drain junctions |
| JP2001104995A (ja) * | 1999-10-07 | 2001-04-17 | Teeiku Wan Sogo Jimusho:Kk | 電解法によりオゾンを生成する方法、電解式オゾン生成装置、オゾン水製造装置 |
| US6472282B1 (en) * | 2000-08-15 | 2002-10-29 | Advanced Micro Devices, Inc. | Self-amorphized regions for transistors |
| US6368928B1 (en) * | 2001-06-12 | 2002-04-09 | Taiwan Semiconductor Manufacturing Company | Method of forming an indium retrograde profile via use of a low temperature anneal procedure to reduce NMOS short channel effects |
-
1999
- 1999-08-18 US US09/377,331 patent/US6686629B1/en not_active Expired - Lifetime
-
2000
- 2000-07-17 TW TW089114266A patent/TW480649B/zh not_active IP Right Cessation
-
2003
- 2003-12-11 US US10/732,277 patent/US7163866B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7399701B2 (en) | 2005-05-09 | 2008-07-15 | Elpida Memory Inc. | Semiconductor device manufacturing method including forming a metal silicide layer on an indium-containing layer |
Also Published As
| Publication number | Publication date |
|---|---|
| US20040142515A1 (en) | 2004-07-22 |
| US6686629B1 (en) | 2004-02-03 |
| US7163866B2 (en) | 2007-01-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6531739B2 (en) | Radiation-hardened silicon-on-insulator CMOS device, and method of making the same | |
| US6432754B1 (en) | Double SOI device with recess etch and epitaxy | |
| Zhang et al. | A stacked CMOS technology on SOI substrate | |
| US6495882B2 (en) | Short-channel schottky-barrier MOSFET device | |
| TW480649B (en) | SOI MOSFETS exhibiting reduced floating-body effects | |
| US6245618B1 (en) | Mosfet with localized amorphous region with retrograde implantation | |
| US7005333B2 (en) | Transistor with silicon and carbon layer in the channel region | |
| TWI234283B (en) | Novel field effect transistor and method of fabrication | |
| US20040110351A1 (en) | Method and structure for reduction of junction capacitance in a semiconductor device and formation of a uniformly lowered threshold voltage device | |
| US9190485B2 (en) | Fluctuation resistant FDSOI transistor with implanted subchannel | |
| TW200425519A (en) | Self-aligned isolation double-gate FET | |
| JPH05160396A (ja) | Ｍｏｓ形電界効果トランジスタ | |
| US6281593B1 (en) | SOI MOSFET body contact and method of fabrication | |
| US20060244052A1 (en) | Short-channel schottky-barrier MOSFET device and manufacturing method | |
| JPH1022398A (ja) | トランジスタ製造用の絶縁体上シリコン型の基体および該基体の製造方法 | |
| US20020175372A1 (en) | Semiconductor device and method for manufacturing semiconductor device | |
| US7411250B2 (en) | Radiation-hardened silicon-on-insulator CMOS device, and method of making the same | |
| Liu et al. | Characterization of the ultrathin vertical channel CMOS technology | |
| US20230299053A1 (en) | Stacked transistor structure with reflection layer | |
| Van Meer et al. | Improved LOCOS isolation for ultra thin 0.18 µm Fully-Depleted SOI CMOS | |
| TW444354B (en) | Method of fabricating MOS transistor | |
| Jun et al. | W/TiN Gate Thin2Film Fully2Depleted SOI CMOS Devices | |
| Liu | Novel 3-D CMOS and BiCMOS devices for high-density and high-speed ICs | |
| JPS62104169A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| GD4A | Issue of patent certificate for granted invention patent | ||
| MM4A | Annulment or lapse of patent due to non-payment of fees |