TW475176B - Reducing impact of coupling noise in multilevel bitline architecture - Google Patents

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475176 A7 ____ B7 五、發明說明（，） 發明領域： (請先閱讀背面之注意事項再填寫本頁) 本發明係關於在例如積體電路之信號線中降低耦合雜訊 之不良影響。特別是，本發明係關於減少雜訊之影響以增進 記憶單元之感測之位元線架構。 發明背景： 參考第1圖，顯示一傳統動態隨機存取記憶體單元101。 如圖所示，記憶單元包含一單元電晶體110及一單元電容器 1 5 0，用於儲存資訊。電晶體之第一連接點1 1 1係親合至位 元線125,一第二接點112係耦合至電容器150。電晶體之 閘電極113係耦合至字元線126。參考或恆定電壓…^可 以耦合至電容器之一板極。此耦合至參考電壓之板極可以 作爲記憶陣列中之共同板極。 單元係排列成列及行以形成一陣列，在列方向以字元線連 接而在行方向上以位元線連接。位元線係耦合至感測放大 器以促進記憶體接達。典型地是，一對位元線係耦合至感測 放大器。包含被選擇之記憶單元之位元線係稱爲位元線或 位元線真而另一個則被稱爲參考位元線或位元線補充。 經濟部智慧財產局員工消費合作社印製 位元線可被排列成不同型式的位元線架構，例如開放式， 折疊式，開放折疊式，斜線式，多重位準，分叉位準或分叉位準 斜線式。多重位準或分叉位準位元線結構係描述於，例如 Hamada % 所著，在 IEDM92-7990 中之”A Split level Diagonal Bitline Stack Capacitor Cell for 25 6 Mb DRAMs”, 在此引述作爲參考。 第2圖顯示具有垂直轉折之多重位準位元線架構。如圖 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 475176 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（>) 所示，一位元線對210包含位元線21 1及212,其佔有上及下 位元線位準2 3 0及2 2 0。位元線係與在不同位元線位準之 位元線互相垂直對齊。提供轉折280以切換位元線.位置 上至下位元線位準。位有下位準之位元線區段包含耦合至 該處之記彳思單元2 5 0。一* δΞ憶存取典型式地包含預充電位 元線至一預定電壓位準（例如，等化電壓或VbUq)。 在一位元線對中之記憶單元在位元線被預充電及漂浮被 選擇。記憶單元係藉由使記憶單元之電晶體導電而被選擇， 而耦合記憶單元之電容器至位元線線頁。依擄儲存在電容 器之値，位元線真係位至Vbleq之上或下。參考位元線，在理 想情況下，維持在Vbleq。在參考位元線及位元線真之間之 電壓差係差動電壓。耦合至位元線對之感測放大器感測及 放大差動電壓信號，其顯示儲存在被選取記憶單元中之資 料。 在設計記憶體1C中需要考量的重要議題係提供一適當感 測信號（即差動電壓）至感測放大器以便精確地自記憶體讀 取資料。由感測放大器感測之差動信號，在理想狀況下，依 據在位元線及記憶單元之間分享之電荷。位元線電容（及感 測放大器之電容）與單元電容之比例決定差動信號之大小。 然而，參考位元線之電壓由於在位元線對（內位元線耦合） 之位元線耦合而沿著在位元線真上之電壓振盪增加或減少， 藉以減少差動信號或信號邊界之大小。例如，在垂直轉折多 重位準位元線架構中，在上位準之參考位元線及在下位準之 位元線之間之實質耦合雜訊引起在差動信號之信號邊界上 -4- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ------------裝--------訂----------- (請先閱讀背面之注意事項再填寫本頁) ^5176 A7 B7 、發明說明（a ) 的減少。差動信號之信號邊界的減少是不利的，因爲這可會g 造成儲存在記憶單元中之資料之不正確衡量。 此外，自鄰近位元線對（內位元線耦合）之耦合雜訊可以減 少信號邊界。陣列之感測放大器可能不能被同時啓動°這 是對，，〇，，及”1”之不同放大速度，不同閂鎖電晶體之臨界電壓 之不同，或在一交錯配置中在上及下銀行中之感測放大器之 不對稱啓動所造成的結果。自其差動信號被放大之位元線 對之耦合雜訊減少其差動信號仍等待被放大之鄰近位元線 對之差動信號。 與耦合雜訊相關之問題隨著技術移向較小的基則而更糟， 這是由於貢獻給全位元線電容之部分位元線至位元線電容 隨著愈來愈小之尺寸而增加。 由上述，需要減少耦合雜訊之影響。 發明槪述： 本發明係關於減少自在具有多重信號線位準之積體電路 中之鄰近信號線之耦合雜訊之影響。在一實施例中，一記憶 體1C包含第一及第二位元線對，其中位元線對之位元線路 徑係在不同的位元線位準。在不同位元線位準上之不同位 元線對之位元線路徑係相鄰的。第一位元線對包含m個垂 直一水平轉折，m爲大於等於1之整數。第二位元線對包含 η個垂直一水平轉折，η爲不等於m之整數。垂直一水平轉 折切換在位元線對中之位元線之位元線路徑。垂直-水平轉 折係沿位元線對提供以轉核在相鄰位元線對間之耦合雜訊 成爲共模噪聲（common mode noise)。共模噪聲是有利的， 本矣氏張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝--- 訂·--------· 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 475176 A7 B7 五、發明說明（4 ) 因爲它不會減少差動信號之信號邊界（signal margin)。 圖式之簡單描述： 第1圖顯不一記憶單兀； 第2圖顯示具有垂直轉折之多重位準位元線架構；及 第3至5圖顯示用於減少在信號線中之耦合雜訊之影響 之本發明之實施例。 本發明之詳細描述： 本發明係關於減少在信號線中之耦合雜訊之不良影響。 在一實施例中，本潑明減少在1C之位元線中之耦合雜訊之 影響，在此，1C包括例如隨機存取記億體（RAM)，包括動態 RAM(DRAM)，高速 DRAM，例如 Rambus DRAM 及 SLDRAM， 鐵電 R AM (F RAM)，同步 DR AM (S DRAM)，結合之 DRAM-邏 輯80片（內嵌DRAM)或其他型式之記憶體IC或邏輯IC。 第3圖顯示減少耦合雜訊之不良影響之本發明之實施例 之平面圖。提供第一信號線對310(粗線）及第二信號線對 (3 20)組線。信號線對包含信號線，其可以是例如差動信號 線，內部差動資料線，差動時鐘線，或是在1C中之差動信號 線之其他型式。 在一實施例中，信號線對包含位元線對。典型的是，位元 線對之一位元線被稱爲位元線（實線）而另一被稱爲參考位 元線（虛線）。位元線對之位元線佔有在不同水平及垂直平 面之位元線路徑。即是，位元線對之位元線路徑係在不同的 位元線位準且在不同的位元線位準上不垂直對齊。不同的 位元線位準可以實現於，例如1C金屬0(M0)及金屬1(M1)。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公Μ ) -----------裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 475176 A7 B7 五、發明說明（r) -----------_裝 (請先閱讀背面之注音？事項再填寫本頁) 在一實施例中，第一位元線對包含爲有位元線路徑31 1P 及3 1 2P之位元線3 1 1及3 1 2。位元線路徑3 11 p係位於第二 位元線位準而位元線路徑3 1 2P係位於第一位元線位.準。第 一位元線位準，例如係上位元線位準而第二位元線位準係下 位元線位準。位元線路徑在不同的位元線位準上並不互相 對齊。第二位元線對包含含有位元線路徑321P及322P之 位元線321及322。相似於第一位元線對之位元線路徑，位 元線路徑321P及322P係在不同的位元線位準上（分別是第 一及第二），且不互相垂直對齊。 一位元線對之位元線路徑係與在不同的位元線位準上之 另一位元線對之位元線路徑相鄰。在一實施例中，一位元線 對之位元線路徑係與另一位元線對之位元線潞徑垂直對 齊。記憶單元係耦合至下位元線位準之位元線區段。提供 與另一位元線對之位元線路徑偏移之一位元線對之位元線 路徑亦爲有用的，例如可促進記憶單元對在不同位元線位準 之位元線之耦合。 ' 經濟部智慧財產局員工消費合作社印製 如圖所示，第一位元線對之一位元線路徑與在相同位元線 位準之第二位元線對之一位元線路徑相鄰。在第一及第二 位元線對之位元線路徑間交錯白其休位元線對之一或更多 個位元線路徑亦爲有用。：_ 爲了減少在位元線對之間之耦合雜訊之影響，在一位元線 對中提供πι個轉折，m爲大於等於1的整數。轉折切換在 位元線對中之位元線之位元線路徑。因爲位元線對之位元 線路徑不在相同的位元線位準上且不互相垂直對齊，轉折改 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） 經濟部智慧財產局員工消費合作社印製 475176 A7 B7________ 五、發明說明（P ) 變位元線對中位元線之垂直及水平位置。如此，轉折被稱爲 垂直一水平轉折（v_h)。另一位元線對可被提供n個v_h轉 折，η爲不等於m之整數。 轉折分割位元線成爲複數個位元線區段（m+1或假使 η>0，η+1)。第一及第二位元線對包含不同數目之區段，因爲 每一個包含不同數目之轉折。在一位元線路徑中之第一及 第二位元線區段之總長度大約相等。轉折被麽放成自一位 元線對之位元線與自另一位元線對之位元線以相同方式互 相影響。因此，在位元線對之間之耦合雜訊被轉換成共模噪 聲，其不會不利地影響在一位元線對之位元線間差動信號之 信號邊界。 / 在一實施例中，提供一 v-h轉折340於第一位元線對310 中而位元線對320對不包含任何v-h轉折（g卩m=l及n = 0)。 v-h轉折係位於位元線對之中間，將位元線3 11及322分割 成位元線區段311a-b及參考位元線區段312a-b，約爲1/2 位元線之声度。v-h轉折切換在位元線對中位元線之垂直 及水平位置（即是，改變位元線之位元線路徑）。在v-h轉折 340之左邊，位元線311(區段311a)佔有位元下位準之位元 線路徑311P而參考位元線3 12(區段3 12a)佔有位於上位元 線位準之位元線路徑3 1 2P。然而，在轉折340右側之位元線 (區段311b)及參考位元線（區段312b)佔有位元線路徑312p 及3 1 1 p，切換在位元線對中之位元線路徑。ν-h轉折的結果 係各種耦合雜訊成份之大部分被轉換成共模噪聲，其係有利 的，因爲其模噪聲不會減少差動信號之大小。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） —--------^1^·裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 475176 經濟部智慧財產局員工消費合作社印製 A7 B7___ 五、發明說明（7) 第4圖顯示本發明用於減少耦合雜訊之影響之另一實施 例。如圖所示，提供v-h轉折於第一及第二位元線對4丨〇及 4 2 0中。在一貫施例中，位兀線對4 2 0包含v - h轉折.4 6 0及 4 6 1而位元線對4 1 0包含v - h轉折4 4 0。轉折4 6 0及4 6 1將 位元線對420之位元線分割成區段210a-c及422a-c。位元 線區段4 2 1 a，4 2 1 c，4 2 2 a及4 2 2 c約爲1 / 4位元線長度，而區 段421b及422b約爲1/2位元線之長度。轉折440將位元 線410之位元線分割成區段410a-b及412a-b，每一個約爲 1 /2位元線之長度。轉折改變了在位元線對中位元線之垂 直及水平位置。位元線的轉折將位元線分割成預定長度之 區段使得沿位元線路徑之第一及第二位元線區段之總長度 大約相等。轉折係沿位元線對置放以將在位元線對之間之 耦合雜訊轉換爲共模噪聲。 第5圖顯示本發明用於減少耦合雜訊之影響之另一實施 例。如圖所示，提供v-h轉折於第一及第二位元線對5 1 0及 5 20。位元線對520具有v-h轉折560-562而位元線對5 10 則具有ν-h轉折540。轉折560-562將位元線分割成區段 521a-d及522a-d，每一個爲1/4位元線的長度。轉折540將 位元線對510之位元線分割成區段511a-b及512a-b，每一 個區段爲1 /2位元線的長度。轉折改變了在位元線對中位 元線之垂直及水平位置，以便使在位元線對之間之耦合雜訊 變爲其模噪聲。 第6圖顯示根據本發明之一實施例之陣列6 0 0之平面圖。 陣列包含了複數個建構區塊60 1，其包含第一及第二位元線 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ------------1^·裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印制取 475176 A7 __B7_ 五、發明說明（4 ) 對410及420。第一位元線對具有v-h轉折440(m=l)而第 二位元線對具有轉折具有轉折460及461(n = 2)。建構區塊 係重複地置放於另一建構區塊旁以形成陣列。藉由.使用具 有v-h轉折之構建區塊形成陣列，在建構區塊中及自相鄰建 構區塊之耦合雜訊被轉換成爲共模噪聲，其不會減損信號邊 界。 使用之建構區塊係與描述於第4圖之第一及第二位元線 對相似。如第3圖，第5圖之建構區塊或其他組態亦可用來 減少耦合雜訊之影響。並不需要將在陣列中之所有建構區 塊設定成相同的m及η値。又，交錯建構區塊亦爲有用。 交錯建構區塊造成建構區塊的位元線路徑與另一建構區塊 的位元線路徑相鄰。在一實施例中，建構區塊被交錯成使得 建構區塊之位元線路徑並不相鄰。提供陣列數種不同型式 之建構區塊，如描述於第2圖之具有垂直轉折之建構區塊及 /或具有描述於美國專利申請案（USSN 09/40689 1 ) 之，，REDUCING IMPACT OF COUPLING N〇rSE)(Attorney Docket No.9 9 P781 9US)之轉折之建構區塊，與包含v-h轉折 之建構區塊同爲有用。 雖然本發明已參考各實施例予以描述之，熟悉本技藝之人 士應了解可在不偏離本發明之精神及範個內對本發明做各 樣的改變及變化。例如，本發明亦可用於減少在任何形式之 差動信號線中耦合雜訊之不良影響。因此本發明之範圍不 應由上述實施例決定而是由所附之申請專利範圍及其相等 範圍所決定。 -10- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）

In·裝--------訂---------^__w. (請先閱讀背面之注咅？事項再填寫本頁) 475176 A7 _B7 五、發明說明（？） 經濟部智慧財產局員工消費合作社印製 符號 說明 101 · ..動態隨 機 存取記憶單元 110. ..單元電 晶 體 111. ..第一接 點 112. ..第二接 點 113. ..閘極電 極 125. ..位元線 126. ..字元線 150. ..單元電 容 器 210. ..位元線 對 211,212...位元: 線 230. ..上位元 線 位準 220. ..下位元 線 位準 250. ..記憶單 元 280. ..轉折 -11- ------------裝--------訂---------^9. (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）

Claims (1)

1. 475176 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 1. 一種積體電路，包含： -第一信號線對，具有佔有第一及第二信號路徑之第一 及第二信號線，其中第一信號線路徑係在第一信號位準上 而第二信號線路徑係在第二信號位準上，第一及第二信號 路徑並不對齊； -第二信號線對，具有佔有第一及第二信號路徑之第一 及第二信號線，其中第一信號路徑係位於第二信號位準上 而第二信號路徑係在第一信號位準上，第一及第二信號路 徑並不對齊；及 m個垂直一水平（v-h)轉折於第一信號線對中爲大於 等於1之整數，v-h轉折切換第一信號線對之第一及第二 信號線之信號路徑。 2. 如申請專利範圍第1項之積體電路，其中m個轉折將第一 信號線對之第一及第二信號線分割成爲1Ώ+ 1個區段。 3 .如申請專利範圍第2項之積體電路，其中沿一信號線路徑 之第一信號線區段之總長度大約等於第二信號線區段之 總長度。 4. 如申請專利範圍第1項之積體電路，其中m=l。 5. 如申請專利範圍第1，2,3或4項之積體電路，其中第二信 號線對包含η個v-h轉折，η爲不等於m之整數。 6. 如申請專利範圍第5項之積體電路，其中假使η>0，η轉折 將第二信號線對之第一及第二信號線分割成η+1個區 段。 7. 如申請專利範圍第6項之積體電路，其中沿第二信號線對 -1 2 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） -----------·裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 475176 經濟部智慧財產局員Η消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 之一信號線路徑之第一信號線區段之總長度與第二信號 線區段之總長度大約相等。 8 ·如申請專利範圍第7項之積體電路，其中m個轉折及η個 轉折係沿第一及第二信號線對置放以轉換在信號線對之 間之耦合雜訊成爲共模噪聲。 9.如申請專利範圍第5項之積體電路，其中η等於2或3。 1 〇 .如申請專利範圍第9項之積體電路，其中η個轉折將弟 二信號線對之第一及第二信號線分割成η+1個區段。 1 1 ·如申請專利範圍第1 〇項之積體電路，其中沿著第二信號 線對之一信號線路徑之第一信號線區段之總長度與第二 信號線區段之總長度大約相等。 12·如申請專利範圍第11項之積體電路，其中m個轉折及η 個轉折係沿第一·及第二信號線對置放以轉換在信號線對 之間之耦合雜訊成爲共模噪聲。 13·如申請專利範圍第5項之積體電路，其中m個轉折及η 個轉折係沿第一及第二信號線對置放以轉換在信號線對 之間之耦合雜訊成爲共模噪聲。 14.如申請專利範圍第1項之積體電路，其中信號對包含位 元線對，其具有佔有在第一及第二位元線位準之第一及第 二位元線路徑之第一及第二位元線。 1 5 .如申請專利範圍第1 4 .項之積體電路，其中m個轉折將第 一位元線對之第一及第二位元線分割成m+1個區段。 1 6·如申請專利範圍第1 5項之積體電路，其中沿著一信號線 路徑之第一位元線區段之總長度與第二位元線區段之總 -13- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） ------------裝--------訂--------"線 (請先閲讀背面之注意事項再填寫本頁) 475176 Α8 Β8 C8 D8 夂、申請專利範圍 長度大約相等。 17·如申請專利範圍第16項之積體電路，其中m=1。 (請先閱讀背面之注意事項再填寫本頁) 1 8 ·如申請專利範圍第1 4，1 5，1 6或1 7項之積體電路，其中第 二位元線對包含η個v-h轉折，n爲不等於m之整數。 19.如申請專利範圍第18項之積體電路，其中假使ρο,η個 轉折將第二位元線對之第〜及第二位元線分割成η+1個 區段。 2 0 ·如申請專利範圍第1 9項之積體電路，其中沿著第二位元 線對之位元線路徑之第一位元線區段之總長度與第二位 兀線區段之總長度大約相等。 21·如申請專利範圍第20項之積體電路，其中m個轉折及η 個轉折係沿著第一及第二位元線對置放以轉換在信號線 對之間之耦合雜訊成爲共模噪聲。 22. 如申請專利範圍第21項之積體電路，更包含耦合至位元 線之記憶單元。 23. 如申請專利範圍第22項之積體電路，更包含耦合至位於 下位元線位準之位元線區段之記憶單元。 經濟部智慧財產局員工消費合作社印製 24·如申請專利範圍第18項之積體電路，其中m個轉折及η 個轉折係沿著第一及第二位元線對置放以轉換在信號線 對之間之耦合雜訊成爲共模噪聲。 -14- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）