TW474013B - A nonvolatile memory device with a high work function floating-gate and method of fabrication - Google Patents

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TW474013B
TW474013B TW089119628A TW89119628A TW474013B TW 474013 B TW474013 B TW 474013B TW 089119628 A TW089119628 A TW 089119628A TW 89119628 A TW89119628 A TW 89119628A TW 474013 B TW474013 B TW 474013B
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Neal R Mielke
Manzur Gill
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Description

474013
經濟部智慧財產局員工消費合作社印製 五、發明說明（ 發明領域 1 •發明範f 本發明係關於半導體製造領域，且更明確地關於一種可. 電氣抹除非揮發記憶體裝置及其製造方法。 2.相關技術討给 傳、统的可電氣抹除非揮發記憶體裝置丨〇 〇顯示於圖1 中。記憶體裝置1 0 0包括形成於隧道氧化物丨〇 4上的η +多 晶石夕浮動閘1 〇 2，該隧道氧化物丨〇 4形成於ρ型矽區域1 〇 6 上。共聚物介電質1 〇 8形成於該η +多晶矽浮動閘尚且控制 閑1 1 〇形成於該共聚物介電質層1 〇 8上且一對η +源極/汲 極區域1 〇 9沿著浮動閘電極1 〇 2側面相對之側壁形成。若 要儲存資訊於記憶體裝置丨〇 〇内則電荷被儲存在浮動閘 1 0 2上。若要抹除記憶體裝置i 〇 〇則電荷被從浮動閘1 〇 2 移除。 諸如圖1中所示裝置1 〇 〇之浮動閘記憶體儲存裝置的一 個問題是電荷漏失（charge ieakage)，電子藉由電荷漏失而 «浮動閘漏出。裝置被循環使用（程式化/抹除）的次數趣 多，電荷就越可能從浮動閘漏出。如果有太多電荷從装置 漏出，則會無法判斷該裝置是否被程式化。隨著裝置尺= 與介電質厚度之減小以便提高記憶體積體電路之包裝密戶 並提高記憶體的效能，電荷漏失的問題變得更嚴重。 ^ 所以就需要有一種具有改良的資料維持度之非揮發 體裝置及其製造方法。 " 登明概要 -4- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） l·--JU---------------Ί 訂·、-------._線^^" (請先閱讀背面之注意事項再填寫本頁)
經濟部智慧財產局員工消費合作社印製 々月種非揮發記憶裝置及其製造方 =:=揮發記憶體裝置包括形成在P型基底區域 上…介電質。具有大於41ev之逸出 於該隧道介電質層上。然後有 成 R枝益古 4、w 包貝形成於孩洋動閘上 且接者有一控制閘形成於該浮 圖示簡述 予動閉上万的孩介電質上。 圖1是傳統可電負枝&非#政、1 & 乳抹除非揮發記憶體裝置的橫截面例 圖0 、圖2 a疋根據本發明〈可電氣抹除非揮發記憶體裝置的橫 截面例圖。 〃 圖2 b是具有p型浮動閘的裝置的能量圖例圖。 圖3a是快閃記憶體陣列之—部份的頂視例圖。 圖3b是沿著字组線方向截取穿過源極軌條並顯示複數個 淺溝槽隔離區域的橫截面例圖。 圖3c是沿著字組線方向截取穿過源極軌條之橫截面例 圖，該圖顯示從圖313之基底移给淺溝槽隔離區域的一部 份。 圖3 d疋沿著芋組線方向截取穿過源極軌條之橫截面例 圖，該圖顯示在圖3c之基底内形成摻雜區域。 圖4是基底沿著字組線方向截取的橫截面例圖，該圖顯 示形成塾料氧化物與氮化物層。 圖5是沿著字組線方向截取的橫截面例圖，該圖顯示在 圖4之基底内形成溝槽。 圖6是沿著字組線方向截取的橫截面例圖，該圖顯示在 -5- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） I *1 I I - III--111 --- I I I ! . (請先閱讀背面之注意事項再填寫本頁) VI - 經濟部智慧財產局員工消費合作社印製 474013 Α7 五、發明說明（3 ) 圖5之基底上形成第一溝槽氧化物。 圖7是沿著字組線方向截取的橫截面例圖，該圖顯不在 圖6之基底上形成第二溝槽氧化物及修圓溝槽角落。 圖8是沿著字組線方向截取的橫截面例圖，該圖顯不圖7 之基底的溝槽隔離區域之充填。 圖9是沿著字組線方向截取的橫截面例圖，該圖顯示從 圖8之基底移除氮化石夕與塾料氧化物層。 圖1 0是沿著字組線方向截取的橫截面例圖，該圖顯示在 圖9之基底上方形成n井光阻劑遮罩。 圖1 1是沿著字組線方向截取的橫截面例圖，該圖顯示在 圖10之基底内形成ρ井。 圖1 2是沿著字組線方向截取的橫截面例圖，該圖顯示形 成防蝕保護氧化物及驅動井進入圖1 1之基底内。 圖1 3是沿著字組線方向截取的橫截面例圖，該圖顯示在 圖1 2之基底上形成隧道氧化物。 圖1 4是沿著字組線方向截取的橫截面例圖，該圖顯示在 圖13之基底上形成多晶碎層。 圖1 5是沿著字組線方向截取的橫截面例圖，該圖顯示在 圖14之基底上畫出第一多晶矽層之圖樣。 圖1 6是沿著字組線方向截取的橫截面例圖，該圖顯示在 圖15之基底上形成共聚物介電質。 圖1 7是沿著字組線方向截取的橫截面例圖，該圖顯示從 積體電路之週邊部分移除共聚物介電質。 圖18是沿著字組線方向截取的橫截面例圖，該圖顯示在 (請先閱讀背面之注意事項再填寫本頁) -· n n n n ϋ n ϋ Jfv n ϋ fl-i 1 n n n I * -6 -
經濟部智慧財產局員工消費合作社印製 474013 A7 _____ B7 五、發明說明（4 ) 圖1 7之基底的週邊部分上形成閘介電質。 圖1 9是沿著字組線方向截取的橫截面例圖，該圖顯示在 圖1 8之基底上形成第二多晶矽薄膜。 圖2 0是沿著字組線方向截取的橫截面例圖，該圖顯示將 圖19之基底上的第二多晶矽層修平。 圖2 1 a是沿著字組線方向截取的橫截面例圖，該圖顯示 在圖20之基底上形成多2畫圖樣遮罩。 圖2 1 b是沿著位元線方向截取的橫截面例獨，該圖顯示 畫出在圖20之基底上的多晶石夕層、共聚物介電質與第一多 晶矽線的圖樣。 圖2 2 a是沿著位元線方向截取的橫截面例圖，該圖顯示 形成光阻劑遮罩’該圖顯露出共用源極區域之梦基底的部 分與要被移除之淺transisolation的部分。 圖2 2 b是在位元線方向透過淺溝槽隔離區域截取的橫截 面例圖，該圖顯示要被移除以產生源極軌條之淺溝槽隔離 的部分。 圖2 3是沿著位元線方向截取的橫截面例圖，該圖顯示在 圖2 2 a之積體電路的陣列部分内產生源極/汲極區域。 圖2 4疋沿著位元線方向截取的橫截面例圖，該圖顯示在 圖2 3之基底内形成分階且高濃度摻雜之源極區域。 圖2 5疋沿著位元線方向截取的橫截面例圖，該圖顯示在 圖2 4之基底上方形成熱氧化物與高溫氧化物。 圖2 6是沿著位元線方向截取的橫截面例圖，該圖顯示在 圖25之基底上方形成氮化矽層。 本紙張尺度適用中國國家標準（Cns)A4規格（210 ： (請先閱讀背面之注意事項再填寫本頁} -------、丨訂-------線赢 * Γ· I I f . 474013 經濟部智慧財產局員工消費合作社印製 A7 ____B7 _ _ 五、發明說明（5 ) 圖2 7是沿著位元線方向截取的橫截面例圖，該圖顯示從 圖26之基底上方的氮化矽層形成分隔器與栓塞。 圖2 8是顯示從圖2 7之基底移除氧化物層的橫截面例. 圖。 圖2 9是沿著位元線方向截取的橫截面例圖，該圖顯示形 成圖28之基底的金屬層。 圖3 0是沿著位元線方向截取的橫截面例圖，該圖顯示從 圖29之基底形成碎化物。 圖3 1是沿著位元線方向截取的橫截面例圖，該圖顯示在 圖30之基底上方形成一平坦層間介電質。 圖3 2是沿著位元線方向截取的橫截面例圖，該圖顯示在 圖3 1之基底内形成電氣接點。 圖3 3是沿著位元線方向截取的橫截面例圖，該圖顯示在 圖32之基底上的第一階金屬化之形成與畫圖樣。 發明詳述 本發明是一種獨特的非揮發記憶體裝置及其製造方法。 在下文的描述中陳述了許多種明確的細節以便提供對本發 明的透徹了解。但本技術領域中一般的技術者會知道這些 明確細節在實施本發明中並非絕對必要。在其他的情況 下，眾所熟知的半導體製造程序與技術沒有被特別仔細地 陳述以避免對本發明造成不必要的混淆。 本發明之圮憶體裝置是一種包括形成於隧道介電質 (tunnel dielectric)上之浮動閘的記憶體裝置，該隧道介電 質則形成於p型基底區域上。該種記憶體裝置包括形成於 本紙張尺錢_家標準（CNS)A4規^^ l·----^ -----------訂··-------線 (請先閱讀背面之注意事項再填寫本頁) -8 -
五、發明說明（6 ) .!=上方且以層間介電質和該浮動閑分離的控制問。 ^據本發明，浮動閘係由p型多晶發或具有高本質逸出功 :=w〇rfunctl〇n)之材料形成。藉著由諸如P型多晶 屬出功的材料、或諸如鉛、銘、與僞等金 ^:—閘，可大幅改善記憶體格子之資料維持時間。 S如’猎著由其逸出功大於η型多晶石夕之逸出功（約41電 ==)的材料形成浮動閘，記憶體格子在資料失效前的 、准持時間可較㈣η型多晶料動閘之格子改善至少 倍0 根據本發明之可電氣抹除非揮發記憶體裝置的一種範例 顯π於圖2 a中。可電氣抹除非揮發記憶體裝置2 〇 〇形成於 具有介於^1017原子/立方厘米摻耗度之單晶石夕基底 (譬如以硼摻雜 < 單晶矽基底）的p型區域2 〇 2上。薄薄的 厚度爲60到1 20埃的諸如長成二氧化矽薄膜之高品質隧道 介電質2 0 4形成於p型區域2 〇2上。 洋動閘2 0 6形成於位在p型區域2 〇 2上方之隧遒介電質 2 0 4的上方。根據本發明，浮動閘2 〇 6由其本質逸出功大 於η型多晶矽之逸出功（約41電子伏特）的材料形成。在本 發明的一種具體實例中，浮動閘材料2 〇 6之逸出功大於或 等於4.6電子伏特且理想値大於51電子伏特。在本發明的 一種具體實例中，浮動閘2 〇 6係由摻雜濃度水準介於 5x1018-5x1019原子/立方厘米之間的ρ型多晶矽形成。在本 發明的另一種具體實例中，ρ型多晶矽浮動閘被用ρ型離子 (譬如棚）摻雜到某程度的導通以使當格子2 〇 〇被抹除時， (請先閱讀背面之注意事項再填寫本頁} -i丨丨丨丨1-丨訂---------·1線赢 -9 474013
、發明說明（ 經濟部智慧財產局員工消費合作社印製 形成於隧通介電質2 0 4上之浮動閘2 Ο 6的至少下側部分轉 成η型夕日曰矽。該轉化僅在隧道抹除作業期間發生而不 在其他作業模式期間發生。 ^本發明的另一種具體實例中，浮動閘2 〇 6是金屬或其 j貝逸出功大於n型多晶矽之本質逸出功的材料。譬如， 〇動閑2 0 6可由諸如但不侷限於姑（逸出功約$ · 〇電子伏 特）、鉑（逸出功約5.7電子伏特）、鉬（逸出功約4.6電子伏 及鎢j逸出功介於4.55—5·3電子伏特之間）等高本質逸出 ^金屬形成’也可由諸如但不侷限於矽化鎳（逸出功約4.5 電子伏特）、矽化鈦（逸出功約4.52電子伏特）、矽化鎢（逸 出力彳4.55私子伏特）、矽化姑（逸出功約4·75電子伏特）、 及矽化鉬（逸出功約4.8電子伏特）等金屬矽化物形成，也 可由诸如仁不侷限於氮化欽（逸出功約4 $電子伏特）等其 他材料形成。請注意浮動閘2 〇 6可爲單一層的材料或不同 材料層的合成物，只要製成的浮動閘之逸出功大於η型多 晶石夕的逸出功且最好至少爲4.6 ev。 一層間或共聚物介電質2 〇 8形成於浮動閘2 〇 6上，該層 間介電質2 0 8譬如可包含厚度介於i 5 〇—2 5 〇埃之氧化物/氮 化物/氧化物合成物堆疊。一控制閘2丨〇形成於浮動閘2 〇 6 上万（層間介電質2 0 8上。在本發明的一種具體實例中， 控制閘2 1 0是一多晶矽化物（p〇lycide)薄膜（亦即包含多晶 石夕/石夕化物堆疊的薄膜），冑薄膜包含下層的多晶石夕薄膜 2 12與上層的矽化物薄膜214，該矽化物包括但不侷限於 矽化鈦或矽化鎢。 K----l·------— -------^ 訂··-------.線 (請先閱讀背面之注意事項再填寫本頁) 474013 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（8 ) 一 η +型源極區域2 1 6與η +型汲極區域2 1 8如圖2 a中所示 般沿著浮動閘2 0 6之側面相對的側壁形成並延伸到浮動閘 2 0 6的下方。浮動閘2 〇 6下方的介於源極2丨6與汲極2 2义 之間的p型區域2 0 2之2 2 0部分界定該裝置2 〇 〇的通道區 域。A憶體裝置2 0 0被稱爲'' n通道”裝置因爲當裝置2 〇 〇 被程式化時，通道區域2 2 〇藉著將p型區域2 〇 2的2 2 〇部分 轉化成η型碎而導通源極區域2 1 6與没極區域2 1 8之間的電 流。源極區域2 1 6和汲極區域2丨8是濃厚摻雜的η型矽區 域，其摻雜濃度至少爲1χ10ΐ9原子/立方厘米且可有矽化物 2 2 2形成於其上以便降低通往該裝置的接觸電阻。在本發 明的一種具體實例中，裝置2〇〇具有非對稱的源極與汲極 區域，其中源極區域包括一額外高能量高導通度的植入物 以形成一較深且分階的源極區域2 1 6。 裝置2 0 0也包括一對沿著浮動閘/介電質/控制閘堆疊之 側面相對的側壁形成之分隔器224。分格器224可包括一 大型氮化矽部分22 6與一緩衝氧化物層22 8。分隔器Μ# 密封通道氧化物204與層間介電質2〇8並防止污染且可被 用來藉著自我對齊矽化物處理程序形成矽化物層2丨4與 222 〇 、記憶體纟置2 0 0藉著把儲存的電子從浮動閘2〇6移除而 被抹除。記憶體裝£ 2GG的抹除可將_相#高的正電壓 (+5·0 V)加至源極區域216上同時將—約·1〇 〇 乂的畲電壓 加至控制問21〇上。源極區域上的正電壓吸引浮動間2〇6 上的電子並藉此將電子透過隨道氧化物2〇4拉離浮動閘 -11 - 本紙張尺度細中國國家標準（CNS)A4規格（21G X 297公楚「 ------- (請先閲讀背面之注意事項再填寫本頁) 訂---------•-線 經濟部智慧財產局員工消費合作社印製 474013 Α7 Β7 五、發明說明（9 ) 2 0 6進入源極區域2 1 6。浮動閘2 0 6上缺乏可被測得的電 子表示記憶體裝置2 0 0被抹除。爲了要將記憶體裝置2 〇 〇 程式化，就要將電子置於浮動閘2 0 6上，其方法是將源極. 區域2 1 6接地，同時將一相當高的+6.0 V正電壓加諸汲極 區域2 1 8並將約1〇一12 V的電壓加諸控制閘2 1 0，以便將通 道區域220轉化成η型碎以使通道區域220可導通且電子可 在源極區域2 1 6與没極區域2 1 8之間流動。該高控制閘電 壓將電子從被轉化之通道區域2 2 0透過隧道介電質拉至浮 動閘2 0 6上。 裝置2 0 0内的電荷損失降低了，因爲浮動閘2 〇 6係由具 有高本質逸出功之材料製成。高逸出功之浮動閘改善了資 料保持度因爲由隨道電子看到的阻障高度在較高逸出功情 況下較高。舉例來説，圖2 b中所示的是一具有ρ型多晶石夕 浮動閘之裝置的能量圖2 5 0。如圖2 b中所示，從浮動問材 料之價電子帶2 5 2隧道之電子所見到的阻障高度大於從導 通帶2 5 4隧道的電子2 5 3所見到的阻障高度。p型多晶石夕 在導通帶2 5 4内沒有很多電子。此外，.從高逸出功材料之 低能量位階隨道之電子會被禁帶躍遷效果（f〇rMdden transition effect)壓抑，也就是説基底矽内沒有可用的位置 讓電子隧道到達。譬如，如圖2b中所示，價f子帶2 5 2ς 之電子截取石夕基底之帶間隙2 5 6。而且高逸出功的浮動問 也提高電晶體之熱平衡門限電壓（ντ)。根據熱動力法則， 電荷損失無法繼續超過達到熱平衡的那一點，㊆ 失必須在一更有利（更高）的ντ處完全停止。 私” * --------I ------- (請先閱讀背面之注意事項再填寫本頁) -12- 474013 經濟部智慧財產局員工消費合作社印製 A7 五、發明說明（10 ) ，不幸的是，由1¾道電子所見的阻障高度提高_也就是改 善電荷損失的根本因素一也阻礙了在抹除作業期間於高電 場下發生之所需要的隨道。提高的阻障高度會造成抹除作 業變慢。但是提高抹除作業期間加諸格子的電壓可克服阻 高度的提高。在P型多晶矽的狀況下，這也可藉由降低p 型摻雜以容許P型多晶矽在抹除作業期間轉化成η型多晶矽 來克服。 圖3 a中顯示包括記憶體格子2 〇 〇之記憶體區段的一部份 之佈局範例。請注意圖3a之佈局僅是記憶體裝置⑽的許 多可能的不同陣列組態中的一種範例。圖3之佈局至少有 一優點因爲其可使記憶體格子2〇〇有高密度排列。 圖3 a中顯示根據本發明·之一種具體實例的快閃記憶體積 體電路I快閃記憶體區段3丨〇的一部份之頂視圖範例。每 個區段3 0 0包括複數個快閃格子佈局在複數個列與行内。 諸列形成於字組線方向上而諸行形成於位元線方向上。每 個快閃格子包括一具有相當高逸出功（即高於n +多晶碎者） 的下邵浮動閘4 5 4、及層間或共聚物介電質（未顯示）、一 控制閘4 5 2、即一源極區域4 6 4和一汲極區域4 6 6。如圖 3a中所示，一共用控制閘4 5 2 (或字組線）將一列中的所有 快閃格子連接在一起，而一共用位元線3 3 〇將一行快閃格 子的所有没極4 6 6連接在一起。位元線在一第一位階金屬 化中形成且使用接點3 2 〇來將諸汲極連接在一起。 每個快閃格子和該行内一鄰接的快閃格子共用一源極 4 6 4且和該行内鄰接的另一鄰接格子共用一汲極4 6 6。淺 -13- 本紙張尺魏财目國家標準（CNS)_A4規格（210 x 297公楚） ^ J -------rlt···-------. (請先閱讀背面之注意事項再填寫本頁) 474013
經濟部智慧財產局員工消費合作社印製 五、發明說明（11 ) 溝槽隔離區域4 2 4如圖3 a中所示般將一行快閃格子與一鄰 接行的快閃格子隔離。一在字組線方向平行配置的共用源 極軌條3 3 2將一列的共用源極區域4 6 4連接在一起。共用 源極執條3 3 2藉著在植入離子以形成源極區域4 6 4之前移 除隔離區域424在共用源極區域464之間的部分462來透 過隔離區域形成，如圖3 c中所示般。依此方法，列中的共 用源極區域4 6 4可如圖3 d中所示般地連接在一起，藉此每 兩列（譬如第二與第三列）快閃格子僅需要一單一接點 2 2 2。因爲源極軌條3 3 2被用以將共用源極區域4 6 4連接 在一起，所以在共用源極區域處不需要個別的接點而使具 有共用源極的鄰接快閃格子之間可利用最小的間隔，從而 提高記憶體格子的密度。 現在要參考顯示於圖4-33中之橫截面例圖説明根據本發 明之具體實例形成快閃記憶體積體電路的方法。 根據本發明，有一矽基底讓本發明之快閃積體電路製造 於其中。在本發明的一種具體實例中，基底4〇〇包括一單 晶矽基底402，有一掺雜密度介於5χ1〇Η_5χ1〇15原子/立方 厘米之p型外延矽薄膜404形成於其上。但是起始的=底 不-定要是形成於單晶矽基底上的矽外延薄膜而可爲並他 型式的基底。A 了本發明的目的，基底被界定爲讓本發明 的裝置製造於其上之起始材料。 根據本發明，第-隔離區域形成於基底4〇〇内。爲了要 製造高密度積體電路’ ％離區域宜爲淺溝槽隔離（侧㈣ trench isolations STI)區域。淺溝槽隔離的製造可藉著熱長 :----U-------ΦΜ-----.署 11 t.l------- (請先閱讀背面之注意事項再填寫本頁) -14 -
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經濟部智慧財產局員工消費合作社印製 五、發明說明（12 ) 成約4 0 0埃的墊料氧化物層406於基底400之表面上，然 後形成厚度約1 500埃的氮化矽層4 〇 8於該墊料氧化物層 4 0 6上，如圖4中所示般。（圖4_2〇都是沿著字組線方向截 取的） 其次，如圖5中所示，利用眾所週知的遮罩、曝光、及 顯影技術形成一光阻劑遮罩4 1 〇於氮化物層4 〇 8上方以界 定爲隔離區域準備的位置4 1 2。隔離區域將被使用以把格 子行與鄰接格子行隔離並隔離週邊主動元件區域。其次使 用眾所週知的蝕刻技術來從爲隔離區域準備的位置4丨2處 移除氮化矽層4 0 8與墊料氧化物層4〇6。氮化物層4〇8可 使用包含7T氟化硯（ST0)與氦（He)的化學物質做電漿蝕刻除 去，而墊料氧化物406可用六氟化碳（C2F6)與氦（He)做電 漿蚀刻除去。 其次如圖5中所示，矽基底406被蝕刻以在爲隔離區域 準備的地方形成溝槽4 1 4。本發明的矽溝槽蝕刻步驟形成 一具備傾斜的側壁4 16之溝槽414。側壁4 16傾斜或具斜 度以利形成低源極電阻的執條。側壁4丨6以與水平（即與 矽基底表面）成60度到80度的斜率形成且最好與水平成65 度。傾斜的側壁416可用氯（Cy與氦（He)做電漿蝕刻而形 成。在本發明的一種具體實例中，溝槽4 i 4形成的深度深 入矽基底400介於3000到4000埃之間。 其次如圖6中所示，光阻劑遮罩41〇被移除且一約4〇〇_ 300埃的薄熱氧化物4 13長成在溝槽414的侧壁上。射氧化 物413的長成可藉著加熱基底到介於攝氏9⑽一 ⑽度 -15- 本紙張尺度適用中國國家標準（CNS)A4規格（2W x 297公餐） A 裝-------T -訂·--------**^9— · (請先閱讀背面之注意事項再填寫本頁) 474013
五、發明說明（13 經濟部智慧財產局員工消費合作社印製 勺·度同時將基底暴露於諸如但不侷限於Ο 2的氧化環境 中其’入，熱氧化物4 1 3被使用諸如氫氟酸（HF)等濕蝕刻 训蝕刻除去。然後如圖7中所示，（沿著字組線方向）厚度 =於300-600埃的第二熱氧化物418長成在溝槽414之矽側 壁在本發明的一種具體實例中，熱氧化物418用兩步 驟乳化處理程序長成，第—氧化發生於諸如化等乾環境 中，接著第二氧化發生於濕環境（在包括水（H2〇）的環境） 中。本發明 < 氧化物長成/蝕刻/氧化物長成處理程序修圓 溝槽4 14的矽角落419。請注意尖銳的溝槽角落會造成後 、、’哀形成之隧道氧化物在角落處的脆弱。溝槽角落處脆弱的 隧道氧化物會造成單一區段内的格子在將電子隧道離開浮 動閘時的抹除有差異。藉i使用本發明之氧化物長成 刻/氧化物長成處理程序修圓溝槽角落，角落被修圓且一 口己fe 區段内所有的記憶體格子可以相同的速度和程度被 抹除。溝槽4 1 4之經修圓的角落4丨9使淺溝槽隔離（STI)區 域此可罪地與快閃記憶體格子整合。角落修圓也改善週邊 區域内的cmos裝置的效能。 在修圓溝槽角落419的一種替代方法中，我們可首先暴 露溝槽4 1 4於HF浸槽中以移除氮化矽薄膜下方之墊料氧化 物的一部份然後長成氧化物薄膜4丨3以修圓角落。如果需 要的話，接著可將溝槽氧化物4丨3蝕刻除去再形成氧化物 4 1 8 〇 其次如圖8中所示，諸如氧化矽等溝槽填充材料4 2 〇藉 由化學瘵氣沉澱法（chemical vapor deposition CVD)全覆蓋 ：----U-------裝------訂------ C請先閱讀背面之注意事項再填寫本頁) -16 - 474013 A7
五、發明說明（14 ) 經濟部智慧財產局員工消費合作社印製 方式/几蠃於溝槽4 i 4内的氮化矽層3 〇 6與熱氧化物層4 i 8 的上方。然後藉由化學機械磨光法將介電質填充材料42〇 磨回直到隔離區域的頂部表面4 2 2大致與氮化矽層4 〇 8之 丁f部表面一樣平且所有的氧化物已經從氮化矽的頂部移除 馬止，如圖8中所示般。其次如圖9中所示，氮化矽層408 $墊=氧化物層406被用眾所週知的技術移除以形成一 4凑、且平坦的隔離區域4 2 4。 接著進行η型與p型井植入。在本發明的一種具體實例 中，如圖1 0中所示般週邊電路利用CMOS電路（即利用 nM〇S與pMOS電晶體）並進行n型植入。光阻劑遮罩42 6形 成於積體電路整個陣列部分上方與週邊電路要被製造成η 型裝置的部分上方。諸如磷或砷等η型摻雜物可以3一 8xl012原子/平方厘米的劑量且以4〇〇-8〇〇 Kev的能量做離 子植入以在基底400内形成n型井來當作週邊電路内pM〇s 裝置的通道區域。 接著，如圖11中所示使用眾所週知的技術移除光阻劑遮 罩426，且一第二光阻劑遮罩（未顯示）形成於基底的 周邊區域上方以界定要進行p井植入的地方。p井植入在淺 溝槽隔離區域424之間形成p井42 8。p井區域延伸深入基 底4 0 0較淺溝槽隔離區域424爲深。p井42 8可藉眾所週知 的離子植入技術形成，其使用摻雜物爲硼（Bn)、能量介於 300- 500 KeV、劑量介於SxlO1^2xl〇i3原子/平方厘米。此 外，P井植入可被用以在積體電路之週邊部分形成p井以形 成週邊區域内nMOS裝置的通道區域。一 p井光阻劑遮罩可 -17- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） -----r I — ------------------ (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 474013 A7 _____ B7 五、發明說明（15 ) 被使用以防止週邊區域内pmos區域的掺雜。 其次如圖9中所示，p井光阻劑遮罩被移除且基底400被 加熱以驅動η型和p型井進入到所要的深度。一厚度介於 4 0 0到3 0 0埃之間的防蝕保護氧化物層43〇在驅動步驟期 間長成於基底4 0 0上方。接著，ρ型摻雜物可被植入積體 電路的陣列部分内以便使快閃格子的電氣特性最佳化。 接著使用堵如H F浸槽等眾所週知的技術剝離防蝕保護 氧化物層4 3 0，且在基底4 0 0上方長成厚度介於6〇-12〇埃 的高品質隧道氧化物層132，如圖13中所示。高品質的隧 迢氧化物可藉著將矽基底4 〇 〇暴露於諸如〇 2等氧化環境中 同時在鎔爐或快速加熱處理器（rapid thermal pr〇cess〇r RTp) 内加熱基底4 0 0到介於攝氏75〇一95〇度進行矽基底之熱氧化 而形成。 其次，浮動閘材料4 3 4以全覆蓋方式沉澱於包括隔離區 域1 2 4的基底1 〇 〇上方，如圖丨4中所示。浮動閘材料層是 一層要被使用以形成本發明之可電氣抹除非揮發記憶體裝 置的浮動閘。浮動閘材料4 3 4是逸出功大於n+多晶矽之逸 出力（、、、勺4 · 1 %子伏特）的一薄膜或薄膜的組合物。在本發 明的一種具體實例中，浮動閘材料4 3 4之逸出功大於或^ 於4.6電子伏特且理想値大於或等於5.丨電子伏特。 在本發明的-種具體㈣中，浮動閘材料4 3 4爲被捧雜 到介於ixi〇iMxi〇2〇原子/立方厘米濃度水準的ρ型多晶 矽在本毛明的一種具體實例中，浮動問材料爲被換雜到 介於5Xl〇18—5x1019原子/立方厘米濃度水準的ρ型多晶石夕以 (請先閱讀背面之注意事項再填寫本頁) _裝-------Γ 丨訂；-------. -18 -
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五、發明說明（16 經濟部智慧財產局員工消費合作社印製 使當被製成的可電氣抹除非揮發記憶體裝置被抹除時， 少P型多晶矽浮動閘的底部部分轉化成n型多晶矽。適冬白、 P型多晶矽薄膜可藉著諸如化學蒸氣沉澱法沉澱多晶ς = 膜到介於1000一3000埃的厚度而形成。然後該多晶矽薄膜 可用ρ型雜質（例如硼）在多晶矽薄膜沉澱期間摻雜（亦即原 位置摻雜）或在多晶矽薄膜已形成之後做離子植入。未麫 掺雜的多晶矽薄膜可適當地用硼原子摻雜.，其方式爲以介 於1-30 KeV的能量和介於1χ1〇12一3χ1〇15原子/平方厘米的^ 量植入删（Β11)以成就ρ型多晶矽浮動閘電極的製造。 請注意因爲諸如可能隧道介電質4 3 2之氧化物是不佳的 硼擴散阻障，所以要小心以預先爲裝置的通道區域&井 4 2 8 )之額外摻雜做準備，避免ρ型雜質在往後從ρ型多晶 矽浮動閘擴散出來。 曰 在本發明的一種具體實例中，浮動閘材料43 4是具有大 於或等於4 · 6電子伏特且宜大於5 ·丨電子伏特之逸出功的金 屬。在一種具體實例中，浮動閘材料4 3 4是鈷，在本發明 的另一種具體實例中，浮動閘材料4 3 4是鉬，本發明還有 一種具體實例中的浮動閘材料4 3 4是鎢。請注意如上文所 陳述者，具有適當逸出功的許多材料、金屬、及/或矽化 物可被使用做爲浮動閘材料4 3 4用。金屬或矽化物浮動閘 材料4 3 4可藉由包括濺著沉澱法與化學蒸氣沉澱法等任何 眾所週知的技術形成。 其次如圖1 5中所示有一光阻劑遮罩4 3 6形成於基底1 〇 〇 上方以初始界定浮動閘線要從浮動閘材料層4 3 4形成的位 -19- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --IIhlll — 1 — - — — IIIJI III— — — I — . (請先閱讀背面之注意事項再填寫本頁) 474013 經濟部智慧財產局員工消費合作社印製 ----·—i----^-------^^------- (請先閱讀背面之注意事項再填寫本頁) A7 B7 五、發明說明（17 ) 置。接著如亦在圖1 3中顯示般，浮動閘材料層被用眾所週 知的技術蚀刻與光阻劑遮罩4 3 6對齊以將浮動閘材料層 4 3 4畫出複數個浮動閘線4 3 8的圖形。浮動閘材料層434 的晝出圖形界定了浮動閘材料層内的複數個平行線，該等 線的方向進入或穿出圖1 3的頁面（亦即線丨3 8在位元線方 向延伸）。 其次如圖1 6中所示，光阻劑層丨3 6被移除。然後有一層 間或共來物介440以全覆盍方式形成於被畫圖形之浮 動閘線4 3 8的上方與四周及溝槽隔離區域424的上方。在 本發明的一種具體實例中，共聚物介電質是氧化物組合 物’包括較底層的熱長成氧化物薄膜、中間沉澱的氮化珍 薄膜及頂層沉澱的氧化物薄膜。此種層間介電質有時被稱 爲〇Ν Ο介電質。但請注意也可使用其他眾所週知的層間 介電質。在本發明的一種具體實例中，〇 N 〇堆疊的厚度 介於150-250埃之間。此時如果需要的話，硼離子可被植 入積體電路的周邊部分以便調整nMOS裝置的門限電壓， 且砷和嶙可被植入pMOS裝置以便調整其門限電壓。 其次如圖1 7中所示有一光阻劑遮罩4 4 2形成於基底4 〇 〇 上方且涵蓋積體電路之陣列部分並暴露積體電路之週邊部 分。然後如圖1 7中所示，層間介電質4 4 〇被從積體電路之 週邊部分移除。接著如圖18中所示有一閘介電質層444長 成在積體電路之週邊邵分内的基底1〇〇上。其次如圖19中 所示有一多晶石夕層446以全覆蓋方式沉殿在基底4〇〇上 方。多晶矽層4 4 6形成於積體電路陣列部分内的層間介電 -20- 本紙張尺度適用中國國家標準（CNS)A4規格（21〇\ 297公餐） '------- 474013 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（18 ) ^ 4 4 0上方、浮動閘線4 3 8上方、及淺溝槽隔離區域4 2 4 上方的層間介電質440上方’且形成於積體電路週邊部分 内的閘氧化物層4 4 4上方。在本發明的一種具體實例中， 多晶石夕層4 4 6沉殿的厚度介於3〇〇〇一5〇〇〇埃之間。多晶石夕薄 膜446可用諸如化學蒸氣沉澱法等任何眾所週知的技術形 成且可依照需要在原位置掺雜或在往後用離子植入法掺 雜。在本發明的一種具體實例中，多晶碎薄膜4 4 6在此時 點上未被摻雜而在往後由格子和cMOS源極/没極植入法掺 雜。 其次如圖2 0中所示，多晶矽層4 4 6被化學機械磨光法平 坦化以便形成一平坦頂部表面4 4 8。在本發明的一種且體 實例中，多晶矽層44 6被磨光直到約2000一2500埃的多晶石夕 留在層間介電質4 4 0的上方。多晶石夕層4 4 6的平坦表面 4 4 8使後續多晶矽層4 4 6之畫圖樣或描圖工作的照相製版 獲得改善。多晶矽層4 4 6之磨光對於後續多晶矽層4 4 6之 晝圖樣工作期間的優良關鍵尺寸（critical dimensi〇n cd)控 制甚爲重要。多晶矽層4 4 6的磨光有助於快閃格子的高密 度製造。 其次如圖2 1 a與2 1 b中所示有一光阻劑遮罩4 5 0形成於 基底4 0 0上方，且多晶矽薄膜4 4 6、層間介電質4 4 0、與 浮動閘線4 3 8暴露的部分被非均質地蝕刻與光阻劑遮罩 4 5 0對齊以便形成複數個快閃格子與控制線。圖2丨a是基 底4 0 0沿著字組線方向截取的橫截面圖，而圖2丨b是沿著 位元線方向截取的橫截面圖（圖21a垂直於圖21b的橫截 -21 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ----.--------·裝------丨訂---------- (請先閲讀背面之注意事項爯填寫本頁) 經濟部智慧財產局員工消費合作社印製 474013 A7 _ B7 五、發明說明（19 ) 面）。如圖21a與21b中所ΤΓ： ’遮罩與姓刻處理程序將第一 多晶矽層4 4 6畫圖樣成爲複數個控制閘線4 5 2，如圖2 ! b 中所示般。每個控制閘線4 5 2在字組線方向延伸且通過沿 著字組線方向成一列的各個多晶矽浮動閘上方，如圖2 i中 所示般。此外如圖2 1中所示，遮罩與蝕刻處理程序也移除 浮動閘線4 3 8暴露的部分以便界定複數個獨立的浮動間 4 5 4。也就是説’遮罩與蚀刻處理程序如圖2丨b中所示般 移除多晶矽線4 3 8未被控制閘線4 5 2覆蓋的部分。此外如 圖2 1 b中所示，遮罩與蝕刻步驟形成複數假浮動閘4 $ 4 /介 電質4 4 0 /多晶石夕4 5 2 /堆疊4 5 6。如圖2 1 b中所示，行内的 格子堆疊被以最小分隔4 5 8在一側與鄰接的格子分離，這 了藉使用的照相製版/姓刻技術達成。譬如，若照相製版/ 蝕刻技術可形成尺寸爲〇·25微米的線，則具有共用源極的 格子就可以最小〇·25微米的尺寸分隔。此外，分享一共用 没極的鄰接堆疊被尺寸4 5 9分離，其大得足以形成一接達 共用没極區域的金屬接點。多晶矽層4 4 6可利用包括 ’氯（CD與氦（He)的化學物之電漿蝕刻做非均質蝕 刻’且ΟΝΟ介電質i 4〇可使用c/6及0 2做電漿蝕刻。若浮 動閘材料4 3 4是p型多晶矽，則其可用多晶矽層4 4 6相同的 方式姓刻，若浮動閘材料4 3 4是金屬，則可使用任何適用 於金屬的非均質蝕刻技術，像是電漿蝕刻或反應離子蝕刻 等〇 . " 其/人如圖22a與22b中所示·有一遮罩160形成於基底4〇〇 上方。圖2 2 a是透過格子源極/汲極區域沿著位元線方向截 -22- 本紙張尺棚中_家標準規格咖χ挪公爱） --------·裝------_訂，------丨·φ (請先閱讀背面之注意事項再填寫本頁) 474013
五、發明說明（2〇) 經濟部智慧財產局員工消費合作社印製 取的橫截面圖，而圖22b是透過STI區域（424)沿著位元線 方向截取的橫截面目。遮罩46〇界定一連接一列共用源極 區域之源極軌條要被形成的位置。遮罩46〇暴露基底4〇〇 介^各㈣格子對組之間的部分4 5 8，共用源極就要形成 於该邵分處。孩遮罩也暴露淺溝槽隔離區域位於共用源極 區域之間的部分4 62構成一列共用源極區域，請也參考圖 3b。其次如也顯示在圖22a與圖22b中者，基底4〇〇被暴 露於對矽具有非常高選擇性的氧化物蝕刻劑内（亦即該蝕 刻劑會蝕刻氧化物但不蝕刻矽）。宜使用在氧化物與矽之 間具有至少20 ·· 1選擇性的蝕刻劑。氧化物蝕刻劑移除被 遮罩462暴露之淺溝槽隔離區域的部分。暴露的淺溝槽隔 離區域被蝕刻直到所有暴露的氧化物均被移除以露出位於 P型外延基底的下方的部分（請也參考圖3c)。移除sti區 域4/4的部分462形成一連續列的矽，該列最後將形成一 連續源極軌條以電氣連接一列共用源極區域（請也參考圖 2c) 〇 其次如圖23中所示（沿著位元線方向），進行㈣源極/设 極植入到陣列内。_本發日月，㈣摻雜物被植入到基底 4 00内堆疊4 5 6的兩相對側上。在本發明的一種具體實例 中，砷（AS75)離子被以全覆蓋方式植入基底400的降列部 分内，其劑量介於丨.0到3.0xl〇15原子/平方厘米且其能量 介於10-20 KeV，而週邊區域則被遮罩住。n型源極/汲極 植入使用90度的植入角度（亦即離子以垂直於基底4〇〇之 表面的方式植入），如圖23中所示般。離子植入步驟形成 -23- 本紙張尺度適用中國國家標準(CNS〉A4規格_6l〇 X 297公爱了 ^-------- ------- (請先閱讀背面之注意事項再填寫本頁) 474013 A7 ________ B7 五、發明說明（21 ) (請先閱讀背面之注意事項再填寫本頁) 共用源極區域4 6 4並在快閃格子之間形成共用汲極區域 4 6 6。依此方法，每個快閃格子和該行内的一鄰接快閃格 子共用一汲極並與該行内另一鄰接快閃格子共用一源極。 此外，源極/汲極植入也將摻雜物置入STI部分4 62被移除 之基底部分4 6 3内。（圖3d)因爲陣列内源極/汲極離子植 入步驟沒有被遮罩，所以控制閘4 5 2被當作遮罩防止η型 摻雜物摻雜快閃格子的通道區域。源極/汲極植入步驟也 摻雜陣列内的第二多晶矽層，從而緩和了摻雜浮動閘層的 單獨摻雜步驟之需要。相當低能量的源極/汲極植入形成 了淺且陡峭的源極/汲極區域。 經濟部智慧財產局員工消費合作社印製 其次如圖2 4中所示，（沿著位元線方向）有一類似於遮罩 460的遮罩468形成於基底400上方。遮罩468暴露共用 源極區域4 6 4和介於共用源極區域4 6 4之間S Τ I區域4 2 4 的印刀4 6 2被私除之經捧雜的碎區域4 6 3。接著如圖2 2中 所不般’ η型摻雜物之第二離子植入可形成入共用源極區 域内及經摻雜之矽基底區域4 6 3内以便提高源極區域的導 通型怨並彳疋南源極軌條之導通度’藉此降低軌條的電阻性 並改善效能。額外的源極植入實施可利用磷原子（p3 i)做第 一摻雜，其能量介於10-20 KeV之間且劑量介於丨—丨以；^!4 原子/平方厘米之間，其後接著用砷原子（As75)做第二換 雜，其劑量介於2-5xl015原子/平方厘米且能量介於16一2〇 KeV。就像源極/没極植入一樣，源極植入以垂直於基底表 面（9 0度）的角度植入離子。源極/汲極植入與源極植入產 生低電阻的共用源極區域4 6 4和基底部分4 6 3内連接共用 -24- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 474013 經濟部智慧財產局員工消費合作社印製 A7 五、發明說明（22 ) 源極/汲極區域464之低電阻的源極軌條。藉著利用顯 圖22中的額外源極摻雜技術，可達成快閃格子的非對稱源 極與汲極摻雜程度。汲極區域有相當淺且一致的摻雜程 度’而源極464則有相當深且分階的摻雜程度。此外，: 用源極區域464被以較高濃度摻雜以便協助降低源極軌條 電阻。離子植入步驟產生具有介於4〇〇_3〇〇歐姆/格子之♦ 阻的源極執條。 本發明之低電阻源極軌條製造的方面進一步參考圖“一 3d描述。圖3a是積體電路陣列部分的頂視圖。圖讪是^ 遮罩160(圖20中）形成之後與STI部分4 62蝕刻之前透過 共用源極區域沿著字組線方向截取之橫截面圖。如圖。中 所明顯易見的，圖22中所示的遮罩步驟暴露碎基底458中 共用源極和没極區域要形成的區域並暴露位於石夕基底⑸ (間的S T I邵分4 6 2。其次如圖3 d中所示，圖2 2的高度選 擇性的氧化物蝕刻移除陣列之一列中STI區域介於區域 4 5 8之間的部分462以展露在被移除部分4 62下面的基底 部分4 6 3。其次如圖3(1中所示，在如圖”中所述的源極/ 及極摻雜與如圖2 4中所述的源極摻雜期間，基底區域4 5 〇 被摻4以开^成共用源極區域4 6 4。此外，圖2 3與圖2 4之掺 雜也捧雜如圖3 d中所示的介於共用源極區域4 6 4之間的矽 部分4 6 3。所以，一列内每個共用源極區域被一經摻雜之 基底區域4 6 3連接至鄰接的共用源極區域4 6 *以便形成一 列格子足源極軌條3 3 2。一單一接點3 3 2 (最終將成爲矽化 物）被用以將源極軌條3 3 2電氣連接至積體電路的電路。 -25- 本紙張尺度適用中國國家標準（CNS)A4規格（ χ挪公楚） I f I Ii ----------- (請先閱讀背面之注意事項再填寫本頁) 474013
五、發明說明（23) (請先閱讀背面之注意事項再填寫本頁) 因爲STI 424之側壁4 1 6在溝槽4 1 4形成期間被足夠的傾 斜，所以9 0度角的植入步驟可被使用以足夠地摻雜矽區域 4 6 3的側壁而不必使用諸如大角度植入等精巧的摻雜技 術。源極執條3 3 2是被濃厚地摻雜的矽，其n型摻雜密度 至少爲5x1019原子/立方厘米。發生於側壁4丨6處的源極執 條3 3 2最小深度爲至少〇 .丨微米，藉此可形成低電阻的源 極執條2 0 0。 其次’積體電路週邊部分内的第二多晶矽層現在可被遮 罩、曝光並蚀刻以將弟一多晶砍層圖樣畫成積體電路週邊 部分内的閘極。此步驟可在形成格子閘極與格子源極/汲 極區域之前形成。 經濟部智慧財產局員工消費合作社印製 接著如圖2 5中所示，（沿著位元線方向）有一薄熱氧化物 4 7 0長成在快閃格子之頂邵上方與側壁上方且在碎基底 4 0 0暴露部分的上方（譬如源極/汲極區域4 6 4與* 6 6和源 極執條部分4 6 3 )。該熱氧化物鈍化快閃格子的側壁並且 加厚接近閘電極邊緣之氧化物。其次，一約2 〇 〇埃之薄高 溫氧化物4 7 2 (high temperature oxide HTO)用化學蒸氣沉澱 法以全覆蓋方式沉殿在熱乳化物4 7 0上方，如圖2 2中所示 般。該高溫氧化物被當作後續氮化矽分隔器蝕刻步驟時的 蚀刻阻擔。 此時可在基底的周邊部分内形成n型尖端區域以在週邊 内形成nMOS裝置的η型尖端區域。此外，此時可進行電路 之週邊部分的ρ型尖端植入。在電路之ρ型與η型尖端梢入 期間，有一遮罩覆蓋基底之陣列部分以使陣列部分不备發 -26- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 474013 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（24 生掺雜。 其次如圖2 6中所示（沿著位元線方向截取）有一氮化碎薄 膜474全面覆蓋沉澱於基底4〇〇上方。氮化梦薄膜ο#將 被使用以形成分隔器。氮切薄膜474之沉澱厚度指定了 後續形成之分隔器的厚度。氮化矽層474被形成之厚度至 少爲具有共用源極464之快閃格子之間的距離Ο”請見圖 2 3 )之半以使具有共用源極的格子之間的狹窄源極空間 4 7 3芫全被氮化矽4 7 4填滿，如圖2 4中所示般。在本發明 的一種具體實例中，氮化矽薄膜474被沉殿到介於12〇〇_ 2500埃的厚度。在當介於具有共用源極之快閃格子之間的 狹窜源極空間473約爲〇.25微米時的情況下，氮化矽落膜 474被形成到約1250埃的.厚度。諸如利用包含氨Μ%與矽
Si%之源極氣體的化學蒸氣沉澱法等任何可被使用來沉 澱共形氮化矽層的眾所週知的技術均可被用以沉澱氮化矽 薄膜4 74 〇 其次如圖27中所示般（沿著位元線方向截取），氮化矽薄 膜4 7 4被非均質蝕刻以形成複數個沿著各快閃堆疊之側壁 延伸的分隔器4 7 6。此外，非均質蝕刻留下了再介於共用 一源極區域的格子之間的狹窄源極間隙内之氮化矽凸柱 47 8。氮化矽凸柱4 7 8防止來自後續處理程序的污染以避 免不利地影響隧道氧化物與共聚物介電質之可靠度與品 質。被沉澱之氧化物層472被當作非均質氮化矽蝕刻步驟 t蝕刻阻擋物。任何對氮化矽之蝕刻較氧化矽強烈之非均 質蝕刻技術均可使用，像是利用包含六氟化硫（sF6)與氦 -27- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） I 1 t I ί I · I I n ! i 1 !打^f n I n I n n n I # (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 474013 Α7 -------- Β7 五、發明說明（25) (He)之化學物的電漿蝕刻。氮化矽蝕刻步驟也形成沿著積 體電路週邊邵分内被晝圖樣之多晶矽層4 4 6的側面相面對 側壁延伸之分隔器476 〇 其次如圖2 8中所示（沿著位元線方向截取）使用一蝕刻步 驟以由未被氮化物分隔器保護之主動元件區域以及由第二 多晶矽層的頂部移除氧化物薄膜4 7 2與4 7 0。可使用包含 六氟化碳（C2F6)與氦之化學物的電漿蝕刻來移除氧化物薄 膜472與47 0。然後此時可形成一 n+源極/汲極植入遮 罩，該遮罩覆蓋積體電路的整個陣列部分並覆蓋積體電路 週邊的pMOS部分，接著進行nMOS裝置的濃重n+源極/汲 極植入。類似地，此時可形成一 p +源極/汲極植入遮罩於 積體電路的陣列部分上方與被用以形成nMOS裝置的周邊 部分上方，接著進行濃重p +源極/汲極植入到週邊電路 内。在η +源極/汲極植入與p +源極/汲極植入到週邊電路 的期間，陣列部分被遮罩以避免相當深的植入進入到週邊 部分來防止影響形成於積體電路陣列部分内之相當淺的汲 極4 6 6與分階的源極4 6 4。 其次如圖2 9中所示（沿著位元線方向截取）般，有一金屬 薄膜4 8 0全面覆蓋沉殿於基底4 0 0上方。任何當被加熱到 適當溫度時可與矽反應以形成低電阻金屬矽化物的金屬薄 膜均可使用。在金屬薄膜沉澱之前，可使用一短H F沉浸 以移除任何自然氧化物。在本發明的一種具體實例中，金 屬薄膜4 8 0是沉澱至200-500埃厚度之鈦。諸如但不侷限於 濺著技術等眾所週知的技術均可使用以全面覆蓋沉澱金屬 -28- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） .----^---U-----------i --------«^^1 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 474013 A7 __________ B7 五、發明說明（26 ) 薄膜4 8 0。如果需要的話，矽原子（si28)可以2_4χ1〇5原子/ 平方厘米的劑量與20-30 KeV的能量被植入金屬薄膜 4 8 0 〇 接著如圖3 0中所示（沿著位元線方向截取），基底4 〇 〇被 加熱到一溫度足以使金屬薄膜480與矽反應以形成金屬碎 化物。金屬矽化物在可有用來與金屬反應之矽且與金屬非 直接接觸的位置上形成。結果，金屬矽化物4 8 2形成於多 晶石夕控制閘的頂上、汲極區域4 6 6上、及源極軌條接點區 域（未顯示）上’並且形成於源極/没極區域上和積體電路 的周邊與多晶矽相互連接内的Μ 〇 S裝置的閘極上。金屬 薄膜4 8 0在諸如介電質層等沒有矽可供反應的範圍上維持 不反應，包括側壁分隔器4 7 6、氮化矽栓塞4 7 8、與淺溝 槽隔離區域4 2 4。在本發明的一種較佳具體實例中，形成 的碎化物4 8 2是宜再C-54象態内的低電阻矽化鈥 (TixSiy)。任何適當的加熱或退火處理程序均可被使用以 形成金屬石夕化物4 8 2，包括鎔爐退火或快速加熱退火。 其次如圖3 1中所示，經反應過的金屬被餘刻劑姓刻除 去’該蚀刻步驟選擇性地移除未經反應的金屬但不移除形 成的金屬矽化物4 8 2。包含H202/NH4/H20的蝕刻劑可被使 用以選擇性地移除鈦金屬而不蝕刻矽化鈦。 其次如圖3 2中所示（沿著位元線方向截取），一層間介電 質4 8 4全面覆蓋沉澱於基底4 〇 〇上方。層間介電質4 8 4可 爲諸如二氧化矽等任何適當的介電質且可爲包含複數個不 同沉澱之介電質的複合介電質。接著如圖3 1中所示，層間 -29- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----^---------------^I -----1 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 474013 A7 -- B7 五、發明說明（27) 介電質4 8 4被化學機械磨光法修平以形成一平坦頂部表面 4 8 6層間介電質層4 8 4被沉殿的厚度應該足以使足夠量 的介電質能被移除以便達成足夠平坦的頂部表面4 84，同 時又還能留下足夠量的介電質—譬如介於35〇〇—45〇〇埃的 介電質一於最高外觀形狀（譬如矽快閃格子）的上方以充分 地將該外觀形狀與後續形成之平坦表面4 8 6上的金屬線隔 離。 其次如圖3 2中所示（沿著位元線方向截取）形成電氣接點 488穿過層間介電質484。本發明中的電氣接點488被形 成接達各個共用汲極區域、接達各個控制閘、並接達各源 極軌條接點區域，且接達源極/汲極區域和周邊積體電路 内pMOS與nMOS裝置的閘極。本發明中所有的接點4 8 8均 接達低電阻矽化物區域4 8 2。接點4 8 8可用任何眾所週知 的技術形成。在本發明的一種具體實例中，接點4 8 8藉著 形成一界定接點4 8 8要處在的位置的光阻劑遮罩於層間介 電質4 8 4上方而形成。接著使用該遮罩蝕刻透穿洞孔透過 層間介電質4 84下到矽化物區域4 82。宜使用一種比較會 姓刻層間介電質4 8 4但不蝕刻矽化物4 8 2的蝕刻劑。然後 移除該遮罩並以譬如但不侷限於鈦/氮化鈦的阻障層全面 覆蓋沉澱於層間介電質上方並進入透穿開口内。其次可藉 著化學蒸氣沉澱法將一鎢薄膜全面覆蓋沉殿於該阻障層上 方並進入已形成的透穿開口内。鎢薄膜形成的厚度可完全 填滿透穿開口。然後可用化學機械磨光法將鎢薄膜與阻障 層磨回以從層間介電質頂部表面移除該等薄膜藉此形成 -30- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） — lllrllt — — — · I I I I I l I — — — — — — Ί Λ (請先閱讀背面之注意事項再填寫本頁) 474013 A7 B7 五、發明說明（28
Ti/TiN/W接點 4 8 8。 其次如圖31中所示，沿著位元線方向有一諸如鋁的第一 階金屬化被以諸如濺著技術等任何眾所週知的技術全面覆 蓋沉澱於層間介電質4 84的平坦表面上方。如果需要的 話，金屬薄膜4 9 0可包括諸如鈦之阻障層及/或諸如鈦/氮 化鈦（頂蓋層，也可不包括這些層。接著，金屬薄膜被如 圖3 1中所不般使用眾所週知的照相製版與蝕刻技術畫圖 樣。 被畫圖樣的金屬1可被使用以在陣列部分形成位元線， 該等位元線如圖33中所示般透過接點4 8 8接觸共用汲極。 圖3 1，3 2，與3 3中所示的後端處理技術可被繼續以依照 需求增加許多階的金屬化來相互連接各種裝置及製造在基 底4 0 0上的記憶體格子。在最後一階金屬化被形成並畫圖 樣之後，眾所週知的純化薄膜就被形成以便密封積體電 路。此時即芫成根據本發明之非揮發積體電路的製造。 ----J-------^------^ J. I ---------1 ^9. (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）

Claims (1)

  1. A8 B8 C8 D8
    47401# 1月.R 修.「， 第89119628號專利申請案 中文申凊專利範圍修正本(9〇年1〇月） 六、申請專利範圍 1. 一種非揮發記憶體裝置，包括： 一形成於ρ型矽區域上的隧道介電質； —形成於該隧道介電質層上的浮動閘，該浮動間且 大於4 . 1電子伏特的功函數； 該浮動閘上的介電質層；及 該介電質層上的控制閘。 其中該浮動閘是Ρ 2 ·如申請專利範圍第1項之記憶體裝置 型多晶秒。 3. 矽 厘 如申請專利範圍第2項之記憶體裝置，其中該ρ型多晶 浮動閘被以硼原子摻雜至1 X lOl'bχ 1〇2〇原子/立Ζ 米的摻雜密度。 万 4.如申請專利範圍第2項之記憶體裝置，其中該浮動閘被ρ 型雜質摻雜至—程度以使得該浮動閘在該非揮發記憶體 的電氣抹除期間形成一η型表面層於該浮動閘内。 5·如申請專利範圍第1項之記憶體裝置，其中該浮動閘包 含一種金屬。 6. 如申請專利範圍第5項之記憶體裝置，其中該浮動閘包 含銘。 7. 如申請專利範圍第5項之記憶體裝置，其中該浮動閘包 含鉛。 8·如申請專利範圍第5項之記憶體裝置，其中該浮動閘包 含鸫。 9·如申請專利範圍第1項之記憶體裝置，其中該浮動閘包 含一種材料，該種材料係從包括鈷、鉑、鈿、鎢、矽化 本紙張尺度適财@ g家標準(⑽）Α4規格(⑽χ 297公董) ---- 鎳、矽化鈦、矽化鎢、矽化姑、矽化鉬與氮化鈦的群組 中選出。 10. —種非揮發記憶體裝置，包括·· 一形成於P型矽區域上的隧道介電質； 一形成於該隧道介電質上的P型多晶矽浮動閘； 一形成於忒p型多晶石夕浮動閘上的介電質·，及 一形成於該P型多晶矽浮動閘上之該介電質上的控制 閘0 11.如申請專利範圍第丨〇項之記憶體裝置，其中該p型多晶 矽浮動閘被以硼原子摻雜至5 χ 1〇18一5 χ 1〇19原子/立方 厘米的摻雜密度。 12·如申請專利範圍第丨〇項之記憶體裝置，其中該ρ型多晶 碎浮動閘被摻雜至-位準，以使該浮動閘在抹除該記憶 體裝置期間轉化形成η型表面層於該隧道介電質上。 13· —種形成非揮發記憶體的方法，包括： 在ρ型矽區域上形成隧道介電質； 在該隧道介電質上形成浮動間，其中該浮動閉具有大 於4 . 1電子伏特的逸出功； 在該洋動閘上形成介電質層 在該浮動閘上的該介電質層上形成控制閘。 Μ·如申請專利範圍第13項之方法，其中該浮動閉係 多晶碎形成。 其中該浮動閘包含一種 15·如申請專利範圍第！ 3項之方法 金屬。 -2- 474013 A8 B8 C8
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