TW468271B - Thin film resistor used in a semiconductor chip and its manufacturing method - Google Patents

Description

^ B 271 f五、發明說明（1) 於半導體晶片之薄膜電阻及其製 本發明係提供—種用 作方法。 3» 一 ^ Θ體之積體電路設計中，經常會使用半導體晶片 ^疋品/内的閘極導電層或是雜質佈植（impurity 作為最簡單的電阻元件。但是閘極導電層與雜 ;佈植層的電阻值均太低，必、須被製作成大塊面積以增大 ，、電阻值，才忐用來作為電阻元件。而且閘極導電層與雜 質佈植層包含有料電物，纟易隨著溫度變化而影響其導 電度’使電阻兀件的電阻值很不穩定。而在半導體晶片上 所製作薄膜電阻’其導電度較低且電阻值較穩定，常符合 電路設計的需求。 請參考圖一與圖二，圖一與圖二為習知薄膜電阻2〇之 製作方法的示意圖。習知薄膜電阻2 〇是製作於一半導體晶 片10之介電詹12表面上，首先於介電層12表面之一預定= 域内，依序形成一電阻層14以及一保護層16，再於半導體 晶片1 0表面上形成一鋁合金導電層1 8，如圖一所示。然後 進行一濕蝕刻（wet etching)製程，將電阻層14表面上大 部份的導電層18以及保5蔓層16去除’只保留位於電阻層Η 兩端的部份導電層18與保護層16 ’用來作為電阻層14兩端 的電連接線’如圖二所示，便完成薄膜電阻2 〇的製作。 由於濕轴刻製程是等向性钱刻’也就是其側向餘刻深

16 8 271 7^隼7月^條正/突氏/輔先 五'發明說明（2) 度與垂直向下蝕刻深度約略相同，而習知薄膜電阻2 0以濕 姑刻的方式來定義導電層18，因此必須製作面積較大的電 阻層1 4以及保護層1 6，才能將電阻層1 4表面上大部份的導 電層1 8與保護層1 6去除，並同時保留住電阻層1 4兩端的導 電層1 8與保護層1 6。習知薄膜電阻2 0的製作方式只能實施 於3微米線寬以上的製程，而無法用來實施更小線寬的製 程。 作用 製適 其以 及可 阻還 電， 膜阻 薄電 種膜 一薄 供的 提定 在穩 的更 目值 要阻 主電。 之出程 明作製 發製的 本以寬 此可線 法更 方於 請參考圖三 圖。本發明設於 介電層32設 3 2表面之一 位於預定區 定區域内， 保護層4 0設 二孔洞4 6位 3 0表面，並 阻層3 6之側 電層5 2分別 4 6、 4 8内， 於半導 預定區 域内， 其包含 於缓衝 於二孔 覆蓋於 緣以及 設於緩 並觸接 圖三為本發明薄 半導體晶片3 0上 體晶片3 0表面’ 域内，一電阻層 —緩衝層3 8設於 有二孔洞4 8位於 層3 8之上並位於 洞4 8上，一絕緣 保護層4 0之表面 預定區域外之介 衝層3 8、保護層 於電阻層3 6之兩 膜電阻5 0之剖面示意 之薄膜電阻50包含有一 一隔絕層3 4設於介電層 3 6設於隔絕層3 4之上並 電阻層3 6之上並位於預 電阻層3 6兩端之上，一 預定區域内，其包含有 層4 2形成於半導體晶片 及側緣、緩衝層3 8及電 電層3 2表面，以及二導 4 0及絕緣層4 2之二孔洞 端用來做為電阻層3 6兩

i6 8 271 五、發明說明（3) 端之電連接線 請參考圖四至圖八，圖四至圖八為圖三所示薄膜電限 5 0之製作方法的示意圖。本發明薄膜電阻5 0是製作於半導 體晶片3 0表面之介電層3 2上，介電層3 2是以硼磷矽玻璃 (borophosphosilicate glass, BPSG)所構成。在製作溥 膜電阻5D時，先於介電層32表面形成由氮化矽（si 1 icon nitride, SiN)或氧化矽（silicon oxide)所構成之隔絕層 34’再於隔絕層34表面形成以鉻化矽（si Cr)所構成之電阻 層3 6。然後以化學氣相沈積法（c卜e m j_ c a 1 v a p 〇 r deposition)’於電阻層36表面依序形成由氧化矽所構成 之緩衝層3 8，以及由氮化矽所構成之保護層4 〇。隨後進行 一非等向性乾蝕刻製程，以去除一預定區域外之保護層 4+0、緩衝層38、電阻層36以及隔絕層34，如圖四所示。接 著再以化學氣相沈積法’於半導體晶片3 〇表面形成由氧化 矽所構成之絕緣層42，以覆蓋保護層4〇之表面及側緣、緩 衝層3 8及電阻層3 6之側緣以及預定區域外之介電層3 2表 面，如圖五所示。 接下來對絕緣層4 2進行-乾蝕刻製程，以形成二可通 達至保護層4 0表面之孔洞4 4，如圖六所示。然後對絕緣層 42之二孔洞44下之保護層40進行一第一溼蝕刻製程，利用 磷酸（phosphoric acid, HfO4)來做為蝕刻溶液，以形成 —可通達至緩衝層3 8之孔洞46，如圖七所示。再對保護層

^68271 五、發明說明（4) 4 0之二孔洞4 6下之緩衝層3 8進行一第二溼蝕刻製程，利用 一緩衝式氧化層#刻液（buffered oxide etcher，BOE)做 為蝕刻溶液，以形成二可通達至電阻層3 6之孔洞4 8，如圖 八所示。最後於絕緣層4 2、保護層4 0及緩衝層3 8之二孔洞 44、46、4 8内，各形成一可觸接至電阻層3 6兩端之導電層 5 2，用來做為電阻層3 6兩端之電連接線，便製作完成如圖 三所示之薄膜電阻50。 在 3 2之硼 響電阻 熱應力 保護層 成電漿 非常穩 以乾蝕 下進行 之孔洞 佔據薄 5 0的製 產品的 本發明薄膜電阻50中，隔絕層34是用來隔絕介電層 碟梦玻璃所產生之出氣（〇ut-gassing)，以避免影 層3 6之電阻值，而緩衝層3 8是用來緩和保護層4 〇之 (thermal stress)對電阻層36所造成的影響，至於 4 0則是用來避免電阻層3 6受到乾蝕刻製程影響而造 損害（plasma damage)’因此薄膜電阻50之電阻值 定。而且電阻層36兩端之電連接通道的製作也是先 刻製程來疋義絕緣層4 2之二孔洞4 4，再於二孔洞4 4 濕蝕刻製程，以形成二可通達緩衝層3 8、電阻層3 6 46、48 ’使得在二孔洞内所形成之導電層52，不會 膜電阻5 0表面太大的面積。因此本發明之薄膜電阻 作方法可以適用於較小線寬的製程，以縮小半導體 面積。 請參考圖九至圖十一，圖4 圖九至圖十一為本發明另一實 施例之製作方法的示意圖。在制从# ^ 社製作薄膜電阻5 0時，也可以

ΙΗ8 8 27 1 五、發明說明（5) 同時在薄膜電卩且5 0之預定區域外之介電層3 2與絕緣層4 2上 製作一接觸洞（contact hole)，用來作為半導體晶片30之 元件間的電連接通道。依照前述方法來製作薄膜電阻5 0的 過程中，在絕緣層4 2進行乾蝕刻製程以形成孔洞4 4時，可 以在預定區域外之介電層3 2及絕緣層42之上同時形成二接 觸洞5 4，如圖九所示。接著依序進行第一濕蝕刻製程、第 二濕蝕刻製程’以形成二可通達電阻層3 6之孔洞4 8，如圖 十所示。最後於通達電阻層3 6之孔洞以及每個接觸洞5 4内 形成導電層5 2，使接觸洞5 4内之導電層5 2可跨越絕緣層4 2 之表面，而與電阻層36兩端之一電連接線相互連通，如圖 十一所示。 相較於習知薄膜電阻2 0 ’本發明薄膜電阻5 〇的製作方 法中，先進行乾钱刻再進行兩次濕蝕刻製程以形成二個貫 通絕緣層4 2、保護層4 0與緩衝層3 8而到達電阻層3 6的孔 洞，然後於兩孔洞内各形成一個導電層5 2，用來作為電阻 層3 6兩踹之電連接線。本發明薄膜電阻5 0的緩衝層3 8會緩 和保護層40之熱應力（thermal stress)對電阻層36所造成 的影響’而保護層4 0可避免電阻層3 6受乾蝕刻製程之影響 造成電漿損害。因此本發明製作方法可以適用於較小線寬 的製择，旅且可以製作出電阻值穩定的薄膜電阻50。 以上所述僅為本發明之較佳實施例，凡依本發明申請 專剎範園所做之均等變化與修飾’皆應屬本發明專利之涵

第9頁 4. 6 2 T 1 五、發明說明（6) 蓋範圍。 imi 第10頁 46 B 271 圖式簡單說明 圖示之簡單說明 意 。 意 示 圖示的 意的 法 示法方 的方作 法。作 製 方圖製 之 作意之 例 製示阻 施 之面電 實 阻剖膜 一 電之薄 另 膜阻示 明 薄電所 發 知膜三 本 習薄圖 為 為明為 一 二發八 十 圖本圖 圖 與為至 至 一三四 九 圖圖圖 圖 ο 0 圖 圖 圖示之符號說明 10' 30 半導體晶片 12' 32 介電層 34 隔絕層 14、 36 電阻層 38 緩衝層 16、 40 保護層 42 絕緣層 4 4' 46' 48 孔洞 20' 54 50 薄膜電阻 接觸洞 18、 52 導電層

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Claims (1)

1. 468 27 1 六、申請專利範圍 1. 一種薄膜電阻的製作方法，該薄膜電阻係製作於一半導 體晶片表面之一介電層上，該製作方法包含有下列步 驟： 於該介電層表面之一預定區域内形成一電阻層、一緩 衝層以及一保護層，該緩衝層係位於該電阻層之 上，而該保護層係位於該緩衝層之上，該緩衝層係 用來緩和該保護層之熱應力（thermal stress)對該 電阻層所造成的影響； 於該半導體晶片表面形成一絕緣層以覆蓋該保護層之 表面及側緣、該緩衝層及電阻層之側緣以及該預定 區域外之介電層表面； 於該絕緣層進行一乾蝕刻製程以形成二可通達至該保 護層表面之孔洞，該保護層係用來保護該電阻層以 避免該電阻層受該乾蝕刻製程之影響造成電漿損害 (plasma damage )； 對該絕緣層二孔洞下之保護層進行一第一溼蝕刻製 程，以形成二可通達至該緩衝層之孔洞； 對該保護層二孔洞下之緩衝層進行一第二溼蝕刻製 程，以形成二可通達至該電阻層之孔洞； 於該絕緣層、保護層及緩衝層之二孔洞内各形成一可 觸接至該電阻層兩端之導電層，用來做為該電阻層 兩端之電連接線。 2. 如申請專利範圍第1項之製作方法，其中該預定區域内

   第12頁 4 68 27 1 六、申請專利範圍 之電阻層、緩衝層以及保護層係以下列步驟形成： 於該介電層表面形成該電阻層； 於該電阻層表面形成該緩衝層； 於該緩衝層表面形成該保護層；以及 進行一非等向性乾姓刻製程以去除該預定區域外之該 電阻層、緩衝層以及保護層。 3. 如申請專利範圍第1項之製作方法’其中該電阻層係以 鉻化矽（Si Cr)所構成，該緩衝層係以化學氣相沈^ & (chemical vapor deposition)所形成之氧化矽 (s i 1 i con ox i de )所構成，該保護層係以化學氣相沈積 法所形成之氮化石夕（silicon nitride, SiN)所構成，$ 絕緣層係以化學氣相沈積法所形成之氧化石夕所構成。 4. 如申請專利範圍第3項之製作方法，其中該第一濕#刻 製程係利用磷酸（phosphoric acid，Η 3P〇4)來做為蝕刻 溶液。 5 .如申請專利範圍第3項之製作方法，其中該第二濕蝕刻 製程係利用一緩衝式氧化層蝕刻液（buf fered oxide etcher，BOE)做為银刻溶液。 6,如申請專利範圍第1項之製作方法，其中該介電層係以 棚構石夕玻璃（borophosphosilicate glass，BPSG)所構

   4 6 8 27 1 六、申請專利範圍 成。 7. 如申請專利範圍第6項之製作方法，其中該薄膜電阻另 包含有一隔絕層，設於該預定區域内並位於該電阻層與 該介電層之間，用來隔絕該介電層之硼磷矽玻璃所產生 之出氣（out-gassing)，以避免其影響該電阻層之阻 值。 8. 如申請專利範圍第7項之製作方法，其中該隔絕層係由 氮化矽或氧化矽所構成。 9 .如申請專利範圍第1項之製作方法，其中該乾蝕刻製程 另可於該預定區域外之介電層及絕緣層之上同時形成一 接觸洞（contact hole)。 1 0.如申請專利範圍第9項之製作方法，其中於形成該導電 層時，該接觸洞内會同時形成一導電層，而該接觸洞 内之導電層可跨越該絕緣層之表面而與該電阻層之一 電連接線相互連通。 11. 一種設於一半導體晶片上之薄膜電阻，其包含有： 一介電層，設於該半導體晶片表面； 一電阻層，設於該介電層表面之一預定區域内； 一緩衝層，設於該電阻層之上並位於該預定區域内，

   第14頁 Λ 68 27 1 六、申請專利範圍 其包含有二以濕蝕刻製程形成之孔洞位於該電阻層兩 端之上； 一保護層，設於該緩衝層之上並位於該預定區域内， 其包含有二以濕蝕刻製程形成之孔洞位於該缓衝層之 二孔洞上； 一絕緣層，形成於該半導體晶片表面並覆蓋於該保護 層之表面及侧緣 '該緩衝層及電阻層之側緣以及該 預定區域外之介電層表面，其包含有二以乾#刻製 程形成之孔洞位於該保護層之二孔洞上，其中該絕 緣層之二孔洞係與該保護層及缓衝層之二孔洞上下 相互連通並通達至該電阻層兩端之表面；以及 二導電層，分別設於該緩衝層、保護層及絕緣層之二 孔洞内並觸接於該電阻層之兩端，用來做為該電阻 層兩端之電連接線； 其申該緩衝層係用來緩和該保護層之熱應力對該電阻 層所造成的影響，而該保護層係用來保護該電阻層 以避免在以乾蝕刻製程形成該絕緣層之二孔洞時， 該電阻層會受該乾蝕刻製程之影響造成電漿損害。 1 2.如申請專利範圍第1 1項之薄膜電阻，其中該電阻層係 以鉻化矽所構成，該緩衝層係以化學氣相沈積法所形 成之氧化矽所構成，該保護層係以化學氣相沈積法所 形成之氮化矽所構成，該絕緣層係以化學氣相沈積法 所形成之氧化矽所構成，而該介電層係以硼磷矽玻璃

   第15頁 27 t 六、申請專利範圍 所構成的。 1 3.如申請專利範圍第1 2項之薄膜電阻，其中該薄膜電阻 另包含有一隔絕層，設於該預定區域之内並位於該電 阻層與該介電層之間，用來隔絕該介電層之硼磷矽玻 璃所產生之出氣，以避免其影響該電阻層之阻值。 1 4.如申請專利範圍第1 3項之薄膜電阻，其中該隔絕層係 由氣化*夕或氧化珍所構成的。

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