TW461072B - Voltage tolerant bus hold latch - Google Patents

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TW461072B
TW461072B TW087112171A TW87112171A TW461072B TW 461072 B TW461072 B TW 461072B TW 087112171 A TW087112171 A TW 087112171A TW 87112171 A TW87112171 A TW 87112171A TW 461072 B TW461072 B TW 461072B
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TW
Taiwan
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circuit
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gate
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TW087112171A
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English (en)
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Yuwen Hsia
Sarathy Sribhashyam
Original Assignee
S3 Inc
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    • H03K3/00Circuits for generating electric pulses; Monostable, bistable or multistable circuits
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Description

4 6 107 2 A7 經濟部中央標準局員工消費合作社印製 B7五、發明説明ί ) 發明領域: 本發明大致關係於電晶體及使用電晶體之電路。特別 地是,本發明關係於一使用金屬氧化物半導體場效電晶體 (MOSFET)形成之定鎖器。更明確地說,本發明關係於一匯 流排保持定鎖器,其可以被連接至及連接於具有高操作電 壓之電路間,而不會影響定鎗器之效能。 發明背景: 於半導體之區域中,一直有著具有更多電晶體之積體 電路之需求,藉以允許更複雜更精巧之電路能被創作於單 一晶片上,並使得該晶片可以提供較現行可得之更強功能 及計算能力。同時,其中,因爲包含於積體電路中之電晶 體數量增加太快之故,也需要積體電路消耗更少之功率。 再者,因爲積體電路之操作時鐘速度同時也快速增加,也 有需要增加電晶體之切換速度。這些競爭需求已經使得混 合電壓積體電路產生並被以不同製程加以生產,混合電壓 積體電路係電路之不同部件具有不同之操作電壓。例如, 現今積體電路包含具有操作於5伏之較高電壓部份及操作 於3 . 3伏之低壓部份之混合電壓設計,5伏部份係以5 伏製程生產,3 . 3伏部份係以3伏製程生產。 此混合電壓積體電路之問題是電路之具有不同操作電 壓部份之連接。於操作電壓上之差使得裝置故障並於電晶 體(連接電晶體)連接低電壓部份至高壓部份中之誤動作 ,這是因爲放置在連接電晶體之加大電壓應力係設計用以 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐> 4 (諸先閱讀背面之注意事項再填寫本頁) 4 6 1 07 2 A7 B7 五、發明説明έ ) 於低電壓動作。典型地’半導體製程係用以創造低壓部份 ,例如3伏製程,.以使用較用於創造積體電路之高壓部份 爲薄之半導體材料層來創造裝置。特別是,電晶體之井是 淺及閘氧化層厚度降低,因此,需要較少材料來製造此等 積體電路。製程進步已經被想要改良電路之消耗更少功率 並具有更高切換速度而驅使。用於這些製程中之厚度差影 響了電晶體之1拽漏電流’因而影響了混合電壓電路之整體 穩定性。於閘-汲極或閘_源極或源-汲極間之5伏電壓 差可能造成電晶體效能之大量退化,特別是於3伏製程電 晶體。 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁} 一用以降低用於連接電晶體之裝置故障之先前技藝之 方法必須是增加積體電路之一部份之低操作電壓部份,明 確地說係連接電晶體之厚度。例如,先前技藝已經使用~ "雙氧化層〃用於核心區域’該區域係積體電路之低操作 電壓部份與積體電路之高操作電壓部份交界處。使用雙 氧化層〃特別是用於閘氧化層降低了連接電晶體之可靠性 問題,然而,雙氧.化層之使用造成了其他問題。特別是, 雙氧化層之使用使得製程更困難,而增加了不想要之複雜 性之程度及成本。再者,雙氧化層之使用改變了電晶體臨 限電壓,同時,降低了連接電晶體之切換速度,並造成一 瓶頸,這限制了資料可以傳送入及出積體電路之速度。 另一用以降低連接電晶體之裝置故障之先前技藝方法 是使用一浮動井作爲連接電晶體之一部份。具有浮動井之 電晶體是一MOSFET電晶體,其具有一井,該井切換於被
本紙浪尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐) I 461072 A7 B7 經濟部中央標準局員工消費合作社印轚 五、發明説明6 ) 連接至一高操作電壓(即5伏)及一低操作電壓(即 3 · 3伏)之間。一旦較高操作電壓被應用至該電晶體及 由其上移開,於電壓間之切換係被井,之充電及放電所觸動 。然而,此使用浮動井之問題是其很困難而預測用於特定 井之充放電時間。再者,充放電時間係高度地取決於佈局 圖案及電路之操作。因此,此先前技藝方法並未被大量使 用,因爲這些時計可靠性之故。 一種經常使用於連接混合電壓電路之特定類型裝置是 匯流排保持定鎖器。匯流排保持定鎖器係被提供以防止信 號線變成浮動。當信號線浮動並低於一電壓V。!/時,一匯流 排保持定鎖器將線拉爲低並將其栓鎖至零伏。同樣地,當 信號線浮動並超出電壓VQH時,一匯流排定鎖器將該線拉高 並將其栓鎖至3 . 3伏或操作電壓之高壓位準。於Vqh及 Vol間之電壓,無法預測信號線被栓鎖至高或低,只有在其 被栓鎖時才知道。這呈現了若干問題,因爲匯流排保持定 鎖器現只可於輸入電壓及供給電壓相同時才可以適當動作 。因此,若一較高操作電壓位準施加至定鎖器之輸入,該 定鎖器具有相同於低操作電壓位準之供給電壓,則會造成 若干問題’該情形對於低操作電壓電路都份是常見的。例 如,當較高操作電壓位準施加至輸入時,定鎖器會短路。 再者’因爲於低操作電壓部份中之電晶體之洩漏電流,所 以高操作電壓之施加可能造成這些電晶體之故障。 因此’一直有需要使一定鎖器可以用於混合電壓電路 ,而不會有著先前技藝之裝置故障之問題。此一定鎖器必 ,νβ (請先閱讀背面之注意事項再填寫本頁)
本紙張尺度適用中國國家標準(CNS ) Α4規格(21〇χ297公釐) -6 - 4 6 1 07 2 A7 ________B7 五、發明説明4 ) 須容易製造並不會有切換速度延遲之問題。
I (請先閱讀背面之注意事項再填寫本頁) UI目的及槪沭: 經濟部中央標準局員工消費合作社印策 本發明以一具電壓容許度定鎖器,來克服先前技藝之 低效率及限制,該定鎖器可以連接於一較高操作電壓電路 及一低操作電壓電路之間。具電壓容許度乏定鎖器的較佳 實施例有利地消除上述可靠性之問題,並且,不須其他之 半導體製程。具電壓容許度定鎖器有利地使用設計技巧來 使定鎖器對高操作電壓容忍並能在此等高壓操作而不會使 裝置故障。具電壓容許度定鎖器之較佳實施例包含一第一 緩衝器電晶體,一感應電晶體,一低壓定鎖器,一節點電 壓控制器及一拉升電路。該低壓定鎖器像藉由第一緩衝器 _電晶體而連接至一輸入信號線。低壓定鎖器之輸出係連接 至節點電壓控制器及拉升電路。該節點電壓控制器係藉由 感應電晶體連接至輸入信號線。節點控制器具有一對其他 輸入連接至低電壓定鎖器及拉升電路。節點電壓控制器之 輸出係被連接,以控制拉升電路之操作。拉升電路係連接 至用於低壓電路之供給電壓,並具有另一控制輸入連接至 低壓定鎖器之輸出,以及,一第二控制輸入連接至節點電 壓控制器。拉升電路之輸出係連接至用於電壓容許度定鎖 器之輸入信號線。拉升電路是被選擇性地作動,以拉升具 電壓容許度之定鎖器之輸入信號線至該低操作電壓之高電 壓位準。節點電壓控制器作動爲分壓器,以保持於拉升電 路之閘至汲極間之電壓差在拉升電路之操作容許度內。節 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 7 經濟部中央標準局員工消費合作社印製 6 1072 A7 ____B7_五、發明説明6 ) 點電壓控制器控制,琼升電路之操作,以防止定鎖器短路並 協助轉換至低操作電壓及高操作電壓之高輸出位準。因爲 節點電壓控制器及拉升電路,所以具電壓容許度定鎖器可 以不被高操作供給電壓施加至輸入信號線所影響。本發明 同時也提供很低之洩漏電流給輸入信號線,及由輸入信號 來之很低洩漏電流。 ’ I 圖式簡單說明: ! 第1圖爲先前技藝匯流排保持定鎖器之方塊圖; I 第2圖爲本發明之具電壓容許度匯流排保持定鎖器之 電路圖,其示出被連接於具第一操作電壓之第一電路及具 有第二操作電壓之第二電路之間,該第一操作電壓係高於 第二操作電壓; 第3圖爲依據本發明建造之具電壓容許度定鎖器之較 佳實施例之方塊圖; 第4圖爲依據本發明建造之電壓定鎖器之較佳實施例 之詳細方塊圖:及 第5圖爲依據本發明建造之拉升電路之較佳實施例之 詳細方塊圖。 圖號對照說明: 1 0 0 定鎖器 10 2 墊 1 0 4 墊 本紙張尺度適用中國國家標準(CNS ) A4規格(210Χ297公釐). 〇 (請先閱讀背面之注意事項再填寫本頁) 6 1 072 Λ7 ____ _ B,7_ 五、發明説明& ) (請先閱讀背面之注意事項再填寫本頁) 1 0 6 拉升電晶體 1 0 8 拉下電晶體 110 反相器 112 匯流排線 1 2 0 高壓電路 1 122 低壓電路 124 信號線 2 0 0 具電壓容許度定.鎖器 202 輸入 ' 2 0 δ 低壓定鎖器 208 節點電壓控制器 210 拉升電路 3 0 2 電流源 5 0 0 拉升電阻電路 發明詳細說明: 經濟部中央標準局員工消費合作社印製 雖然本發明將將以3 . 3伏匯流排保持定鎖器加以說 明,但熟習於本技藝者可了解本發明可適用於不是3 . 3 伏及5伏之特定混合操作電壓之其他混合電壓設計中,該 3 . 3伏匯流排保持定鎖器係用以操作於3 . 3伏之低操 作電壓並使用3伏製程加以建造,使得其可以容忍5伏供 給電壓之較高操作電壓。 現參考第1圖,示出先前技藝之匯流排保持定鎖器 1 ο 〇之方塊圖。爲例示目的,先前技藝定鎖器1 〇 〇被 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X 297公釐) -9- 461072 Λ7 B7 經濟部中央標準局貝工消費合作社印製 五、發明説明e ) 示出連接至延伸於第一墊1 0 2及一第二墊1 〇 4藺之匯 流排1 12。先前技藝定鎖器1 0 0包含一拉升電晶體 1 0 6,一拉下電晶體1 0 8及一反相器1 1 〇。先前技 藝定鎖器1 0 0是一半導體裝置,其交替於兩狀態間’輸 出不是一高信號(邏輯1 )就是一低信號(邏輯〇 ) ’並 將附於定鎖器1 0 0之輸入之線至相同狀態。定鎖器 1 0 0作動以確保匯流排線1 1 2於高或低信號狀態。例 如,若一低信號係施加至先前技藝定鎖器1 0 0之輸入, 則信號係被反相器1 1 0所反相,以產生一高信號,該高 信號被施加至拉升電晶體1 0 6及拉下電晶體1 〇 8之閘 極。拉上電晶體1 0 6係被關閉及拉下電晶體1 0 8係被 導通。因爲拉下電晶體10 8被導通,所以這保持至定鎖 器100之輸入爲低信號。同樣地,先前技藝定鎖器 1 0 0之輸出同時也回饋,以控制拉升電晶體1 0 6,使 得當先前技藝定鎖器1 0 0輸出低信號時,拉升電晶體 10 6導通並協助拉升至先前技藝之定鎖器1 0 0之輸入 至高。以此方式,先前技藝1 〇 〇保持輸入於一已知狀態 ,即使在致動信號不再堅持之後。爲了改變先前技藝定鎖 器1 ο 〇之狀態,一相同於反相器1 1 〇之輸出値之信號 必須被輸入定鎖器1 0 〇,使得定鎖器1 〇 〇改變狀態並 切換拉升電晶體1 0 6及拉下電晶體1 0 8之狀態。熟習 於本技藝者可以立即了解,先前技藝定鎖器10 〇是使用 CMOS技術加以構建。 現參考第2圖,示出本發明之具電壓容許度定鎖器 本紙張尺度適用中國國家標準(CNS ) A4规格(210X 297公釐) ^ n (.請先閱讀背面之注意事項再填寫本頁) 訂 4 6 1 07:¾ 經濟部中央標準局員工消費合作社印装 A7 B7 五、發明説明6 ) 2 0 0之較佳實施例之方塊圖。電壓容許度定鎖器2 0 0 係指定用於混合電壓電路中,該定鎖器並被連接至一信號. 線1 2 4,該線係連接至具有高操作電壓之第一電路 1 2 〇及具有低操作電壓之第二電路1 2 2。該具電壓容 許度定鎖器2 0 0是於用以保持信號線1 2 4於一高狀態 或低狀態之情形下最有利,並防止信號線1 2 4浮動。第 一或高電壓電路1 2 0係較佳之電路,其具有例如5伏之 第一操作電壓之多數電晶體,分立元件及內連線(未示出 )。高壓電路1 2 0係藉由信號線1 2 4連接至具容許度 定鎖器2 0 0之輸入。第二或低電壓電路1 2 2同時連接 至信號線1 2 4。低電壓電路1 2 2較佳地係爲多數電晶 體,分立元件及內連線(未示出)之電路,然而,低壓電 路1 2 2具有例如3 · 3伏之第二低操作電壓。 具電壓容許度定鎖器2 0 0具有相同於先前技藝之功 能,其中,一半導體裝置交替於兩狀態之間,保持信號線 1 2 4於高信號(邏輯1 )或低信號(邏輯Q) '具電壓 容許度定鎖器2 0 0之主功能是驅動或保持信號線1 2 4 於任一狀態中,防止信號線1 2 4浮動。然而,不同於先 前技藝,具電壓容許度定鎖器2 0 〇適當地操作而不會當 於較高操作電壓之高信號(即5伏)施加至信號線1 2 4 時,影響了具電壓容許度定鎖器2 0 0之效能,因此,不 會影響具電壓容許度定鎖器2 0 0之輸入。再明確地說, 於混合電壓設計中,其中之邏輯1信號對於低操作電壓爲 3 . 3伏,對於高操作電壓之邏輯1信號是5伏,具電壓 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐)_ ^ (锖先閱讀背面之注意事項再填寫本頁) 【裝· 、11 經濟部中央標準局貝工消費合作社印製 161072 Λ7 _____ _^B7 五、發明説明έ ) ~~~~~ 容許度定鎖器2 〇 〇之操作及效能並未被高操作電壓或5 伏高信號之邏輯1位準施加罜其輸入而影響。雖然信號線 1 2 4只要5伏或高操作電壓之邏輯1位準施加時,將保 持爲5伏高信號位準,但一旦高操作電壓之邏輯1位準被 移開’電壓容許度定鎖器2 0 〇將持續定鎖或保持信號線 Γ 2 4於低操作電壓之邏輯1位準(例如3.3伏)。若 低操作電壓之邏輯1被施加,則具電壓容許度定鎖器 2 ◦ 0以一傳統方式操作以定鎖器低操作電壓之邏輯1位 準,直到邏輯1信號被施加至信號線1 2 4。於類似方式 中,當邏輯0不論是在低操作電壓或高操作電壓(於兩情 形下均爲0伏),具電壓容許度定鎖器2 0 〇保持信號線 1 2 4於0伏。因此,本發明係特別優於先前技藝,因爲 當3 . 3伏或5伏高信號施加至輸入時,其均適當操作, '並可以用於先前技藝定鎖器1 0 0因爲短路問題,裝置故 障及過量洩漏電路而不能動作之應用中。 現在參考第3圖,顯示一具電壓容許度定鎖器2 ◦ 0 之較佳實施例。具電壓容許度定鎖器2 0 0具有一輸入 2 0 2,其可以連接以接收來自低壓電路或高壓電路(如 於第2圖所示)之輸入信號。輸入2 O' 2較佳係連接至一 例如信號線1 2 4之信號線。具電壓容許度定鎖器2 0 0 較佳地包含一第一緩衝電晶體N5,一感應電晶體h,一低 壓定鎖器2 0 6,一節點電壓控制器2 0 8及一拉升電路 2 1 0。第一緩衝電晶體N5較佳是一_NMOS電晶體,其汲 極連接至並形成具電壓容許度定鎖器2 0 0之輸入,2 0 2 本紙張尺度適用中國國家標準(CNS ) A4規格(2ΐ〇χ 297公釐)_ 2 _ ί I κ ί n^i nn m-tl·— i m In ml \ 3¾ 11. In Hi 1^1 ml 1·1 jp XCJJS- i L. (請先閱讀背面之注意事項再填寫本頁) A7 461072 五、發明説明化) ’其源極連接至低壓定鎖器2 0 6之輸入,及其閘極連接 至低壓電路(3 . 3伏)之供給電壓。該感應電晶體 佳是一 PMOS電晶體,其汲極連接至具電壓容許度定鎖器 2 〇 0之輸入2 0 2,其源極連接至節點電壓控制器 2 〇 8之輸入,及其閘極連接至低壓電路(3 . 3伏)之 供給電壓。應注意的是感應電晶體h同時令其井連接至高 壓電路(5伏)之供給電壓。這井之連接協助防止感應電. 晶體P!之裝置故障》第一緩衝電晶體N5是較佳地用以緩衝 並防止於定鎖器2 0 0之輸入2 0 .2之高操作位準之高壓 (5伏)施加於具電壓容許度於低壓定鎖器2 0 6。 低壓定鎖器2 0 6係經由第一緩衝電晶體仏連接至輸 入2 0 2。低電壓定鎖器2 0 6之輸出係連接至拉升電路 2 1 0及節點電壓控制器2 0 8。低壓定鎖器2 0 6是類 似於上述參考第1圖說明之先前技藝定鎖器1 0 0。低壓 定鎖器2 0 6被提供有一相同於低壓電路1 2 2之供給及 其他操作電壓(例如3 . 3伏)。因此,爲具電壓容許度 定鎖器2 0 0所保持於輸入2 0 2之位準,對於本發明所 描述之說明中,爲低時將會是0伏,爲高時則是3 . 3伏 。儘管如此,若輸入2 0 2被驅動至5伏位準,則定鎖器 2 0 0被有效地去能,而不會影響其操作,並防止5伏施 加至輸入2 0 2可能造4之傷害。具電壓容許度定鎖器 2 0 0係能藉由使用拉升電路2 1 0而拉升輸入2 0 2至 3 . 3伏,因爲低壓定鎖器2 0 6之輸出係最大爲低操作 供給電壓減去於第一緩衝電晶體N5之壓降(3 . 3伏- V“ 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐)_ 13 _ (請先閱讀背面之注意事項再填寫本頁) .裝. •打 經濟部中央標準局員工消費合作社印製 461072 經濟部中央標準局員工消費合作社印掣 Λ7 ___—__ B7_五、發明説明彳1 ) )。再者,熟習於本技藝者可知,〇及3 . 3伏之低及高 壓値是只被例示用,其他操作電壓也可以用於本發明中。 節點電壓控制器2 0 8具有幾個輸入及一輸出。節點 電壓控制器2 0 8之輸入之一係被感應電晶體連接至 輸入2 0 2。節點電壓控制器2 0 8具有一對另外之輸入 連接至低壓定鎖器2 0 6之輸出。節點電壓控制器2 0 8 之輸出係連接成,以控制拉升電路2 1 0之動作。節點電 壓控制器2 0 8係用以控制拉升電路2 1 0,以協助輸入 2〇2之充電。節點電壓控制器2 0 8同時也作動爲於一 轉換狀態中之分壓器,以當高壓電路(5伏)之高或供給 電壓被施加至輸入2 0 2時,保護具電壓容許度定鎖器 2 0 0之其他部份不會 '裝置故障。 拉升電路2 1 0較佳係連接用於低壓電路之供給電壓 (未示於第3圖,3 . 3伏),並具有一第一控制輸人連 接至低壓定鎖器2 0 6之輸出,以及一第二控制輸入連接 至節點電壓控制器2 0 8之輸出。拉升電路21 0之輸出 係連接至電壓容許度定鎖器2 0 0之輸入2 0 2。拉升電 路2 1 0係選擇性地作動以拉升電壓容許度定鎖器2 0 0 之輸入2 0 2成爲一用於低操作電壓之高壓位準(3 · 3 伏)°如以上所注意的,低壓定鎖器2 0 6係只能,輸出低 操作供給電壓之一高信號減去第一緩衝器電晶體N5之壓降 (3 . 3伏一 vtn)。因此,拉升電路係反應於低壓定鎖器 2 0 6而作動,並使用電晶體以拉升輸入線2 0 2至一 3 . 3伏位準。節點電壓控制器2 0 8控制拉升電路 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閲讀背面之注意事項再填寫本頁) 461072 A7 B7 經濟部中央標準局貝工消費合作社印製 五、發明説明纟2 ) 2 1 0之操作,以防止裝置故障並協助低及高輸出位準轉 換。當低壓定鎖器206之輸.出爲低及節點電壓控制器 208之輸出到達一低位準(3 · 3伏一 2 *Vtn ),則拉升 電路被作動並協助使於輸入2 0 2之電壓位準至低壓電路 (3 . 3伏)之高。當低壓定鎖器206之輸出爲高( 3 . 3伏)及節點電壓控制器2 0 8之輸出將會是低,因 爲其係低壓定鎖器2 0 6之輸出所控制;及拉升電路 2 10被中斷,並不會影響在輸入2 0 2上之電壓位準。 然而,於此一例子中,節點電壓控制器2 0 8之輸出將會 是低並略微協助拉升輸入2 0 2至低,但輸入2 0 2係主 要被傳統定鎖器2 0 6 (經由電晶體^及N5)保持於低。 現在參考第4圖,用於低壓定鎖器206,節點電壓 控制器2 0 8及拉升電路2 1 0之較佳實施例係更詳細顯 示。爲了方便及容易說明,相同編碼係儘可能使用於相同 部件上。再者,低壓定鎖器2 〇 6,節點電壓控制器 2 0 8及拉升電路2 1 0之詳細實施例係描述如下,以低 電壓電路1 2 2之操作電壓爲3 . 3伏,高電壓電路 1 2 0之操作電壓是5伏。儘管如此,熟習於本技藝者可 以知道本發明係可以使用於各種之其他混合電壓設計中。 如於第4圖所示,低壓定鎖器2 0 6將首先被說明。 低壓定鎖器2 06較佳地包含一第一電晶體p5,一第二電 晶體P6及一反相器3 0 4。低壓定鎖器2 0 6具有標準功 能並交替於兩狀態之間,輸出一高信號或一低信號。至反 相器3 0 4之輸入形成低壓定鎖器2 0 6之輸入並被連接 (請先閱讀背面之注意事項再.填寫本頁) 朵· 訂 本紙張尺度逋用中國國家標準(CNS ) A4規格(210X297公釐) -15- 461072 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明b ) 至第一電晶體p5之汲極及第二電晶體p6之汲極。第一電晶 體P5最好是一 PMOS電晶體.。第一電晶體P5之源極連接至 3 _ 3伏供給電壓,其閘極連接至反相器3 0 4之輸出。 第二電晶體Na是較佳一NMOS電晶體,第二電晶體N6之閘 極連接至反相器3 0 4之輸出,以及,第二電晶體n6之源 極係連接至地端或低位準。 再參考第4圖,拉升電路2 1 0將加以說明。拉升電 路2 1 〇較佳包含一第一及第二電晶體?3及P4。第一及第 二電晶體!^及P4較佳係PMOS電晶體,及其井均連接至5伏 供給電壓。因爲輸入2 0 2可以藉由施加高操作電壓之邏 輯1至具電壓容許度定鎖器2 0 0之輸入而到達5伏,本 發明將有利於保護直接連接至輸入2 0 2之PMOS電晶體P3 ’ P 4及p 1,這係藉由連接這些電晶體之井至高操作電壓例 如5伏而完成。這防止洩漏電流至這些電晶體之井中。第 —電晶體P3較佳令其源極連接至3 . 3伏供給電壓,其閘 極連接至低壓定鎖器2 0 6之輸出,及其汲極連接至第二 電晶體之源極。第二電晶體P4較佳令其源極連接至第一 電晶體P3之汲極,其閘極連接至SENS節點,至節點電壓控 制器2 0 8,及其汲極連接至電壓容許度定鎖器2 0 〇之 輸入2 0 2。因此,當一低信號(0伏)及接近低信號( 3.3伏—2*¥111)分別藉由反相器3 0 4之輸出及節點電 壓控制器2 0 8之輸出,被施加至第一及第二電晶體?3及 之閘極,電晶體?3及?4導通並拉升輸入2 0 2至3 . 3 伏。否則’至少電晶體P3及p4之至少之一關閉及拉升電路 本紙張尺度適用中國國家標準.(CMS ) A4規格(210X297公釐) (請先閲讀背面之注意事項再填寫本頁) 一裝· 訂 461072 A7 r~____^Β7_ 五、發明説明“) 2 1 〇未被作動。 (請先閲讀背面之注意事項再填寫本頁) 如於第4圖所示,節點電壓控制器208包含五個電 晶體Ρ2 ’ Ν!,Ν2,Ν3,比及一電流源3 0 2。SENS節點 形成節點電壓控制器2 〇 8之第一輸入及輸出,剩下至節 點電壓控制器2 0 8之輸入係電晶體P2& P4之閛極。SENS 節點係接至緩衝器電晶體P,之汲極及拉升電路2 1 0之輸 入。電流源3 0 2係連接於SENS節點及接地之間。電流源 3 0 2及電晶體P2,N!,N2形成一分壓器。電晶體N3及N4 係同時連接於SENS節點及接地之間q電晶體仏及^係串聯 連接至電晶體N3及電晶體N4,該電晶體1具有閘極連接至 3 · 3伏供給,及汲極連接至SENS節點,該電晶體N4具有 閘極連接至低壓定鎖器2 0 6之輸出及源極連接至地端。 因此,反應於在低壓定鎖器2 0 6之輸出之高信號( 經濟部中央標準局員工消費合作社印装 3 . 3伏),電晶體N4被導通,以拉下SENS節點爲低。當 高操作電壓(5伏)之高出現在SENS線上並被電晶體N3及 N4所分壓時,電晶體%被提供以保護電晶體N4。其他三個 電晶體也是串聯連接,同時也於SENS節點及 3 . 3伏供給電壓間。電晶體N2之汲極連接至SENS節點, 及其源極及閘極連接在一起及至電晶體Ni之汲極。電晶體 ISh之閘極連接至3 . 3伏供給及其源極連接至電晶體?2之 '汲極。最後,電晶體P2之源極連接至3 . 3伏供給及間極 連接至低壓定鎖器2 0 6之輸出。因此,反應於在低壓定 鎖器2 0 6輸出之低信號,電晶體P2,N3,及N4被導通, 並拉升SENS節點至一供給電壓之位準減去於電晶體仏及n2 本紙張尺度適用中國國家榇準(CNS ) A4規格(210X297公釐) -17- 經濟部中央標準局員工消費合作社印裝 6 1072 A7 ___ B7 五、發明説明纟5 ) 間之壓降(3 · 3伏一 2 *Vtn )。當SENS節點電壓高於此 位準時,電晶體N2作動爲一二極體並防止電流由SENS節點 向電晶體p2流動。 示於第4圖之電壓容許度定鎖器2 0 0之操作將參考 轉換於低至高之定鎖器2 0 0之輸入2 0 2,而加以說明 ,因爲於混合電壓狀態中,此轉換可以由0伏至3 . 3伏 或由0伏至5伏。具電壓容許度定鎖器2 0 〇開始,於當 一低信號(0伏)已經被施加至輸入2 0 2及反相器 3 0 4正輸出一高(3 . 3伏)於低壓定鎖器2 0 6之輸 出時。因爲低壓定鎖器2 0 6之輸出基本上爲高,電晶體 P2及P3爲關閉及電晶體N4爲導通以拉下SENS節點爲低並隨 後拉下輸入_2 0 2爲低。同時,低壓定鎖器2 0 6之輸出 導通,N6經由^拉下輸入2 0 2爲低。於此P5爲關閉。當 輸入2 0 2開始由低轉換至高時,其首先進行高於低壓定 鎖器2 0 6.之Vih ( 1伏位準)。於此點,反相器3 ◦ 4 跳脫改變低壓定鎖器2 0 6之輸出極性至低。這導通電晶 體匕及P3並使電晶體N4關閉,以將SENS節點接至接近 3 · 3伏之位準。一 3 · 3伏減去於電晶體山及N2間之壓 降之電壓(3 . 3伏—2 *Vln)係出現於SENS節點上。這將 部件地導通電晶體並將輸入2 0 2之電壓位準拉升至 3 . 3伏或者是低操作電壓之高。若輸入2 0 2於此時是 浮動,則其被電晶體P5及電.晶體心及h所拉高。電晶體P5 並不能拉高輸入2 0 2高於3 . 3伏減去於電晶體N5間之 壓降之電壓(3 . 3伏—Vln )。因爲電晶體p5之能力係被 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) ~ — 裝 訂 _./L (請先閱讀背面之注意事項再填寫本頁) 4 4
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—:第 87112171 中文說明書修正頁 號專利申請案 民國89年7月呈 懷諸委員明示,本案修疋後是否變吏原實質内容 經濟部智慧財產局員工消費合作社印製 五、發明說明Ο6 ) 限制於拉動輸入2 0 2至高或3 · 3伏,所以電晶體P3及 被提供以拉高輸入2 0 2至3 . 3伏位準。基本上,1 )低壓定鎖器2 0 6輸出一低信號,2 )節點電壓控制器 2 〇 8導通;3 ) SENS節點被拉至一低壓位準(3.3伏一 2 *V,„ ) ; 4 )電晶體匕被導通;及5 )電晶體p4被導通。 在輸入2 0 2到達3 . 3伏+ 之前,於電晶體P4間 之最大壓降係VlP + 2*V,„,其係防止電晶體p4之崩潰或損壞 。這壓降被藉由節點電壓控制器2 0 8作爲分壓器並且確 保SENS節點於電壓上之增加而加以維持,以降低於電晶體 P4間之汲極壓差。若節點電壓控制器2 0 8未出現,則於 電晶體P4間之電壓可以最高到達3 . 3伏+ V,»,這將會破 壞該裝置。 . . . 當輸入2 0 2到達3 . 3伏+ VtP,電晶體Pi導通及 SENS節點之電壓跟隨該輸入2 0 2。這使得電晶體N2截止 ,並令其成爲一二極體,以防止電流通過電晶體N2流向電 晶體Ν!。這同時也截止電晶體p4並中斷於輸入2 ,〇 2及 3 · 3伏供給間通過電晶體p3及p4間之路徑。因此,當一 外部電源(未示出)施加一 5伏信號至輸入2 0 2,低壓 定鎖器2 0 6被緩衝器電晶體N5所保護,拉升電路210 被中斷,節點電壓控制2 0 8之元件係使用分壓原理,而 被保護不受此一高操作電路之高壓施加之害。 當外部源施加5伏信號被移開時,轍入2 ’ 0 2開始浮 動,電流鏡3 0 2係用以緩慢放電並將SENS節點上之電壓 位準向下拉至5伏位準。因爲輸入2 0 2仍保持於一較高 (請先閱讀背面之注意事項再填寫本頁) — 裝! 訂-1!-^ 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 2δ7公釐) - 461072 A7 B7 五、發明説明彳7 ) 壓位準,所以反相器3 0 4之輸出爲低。因此,電_晶體P3 及Pa爲導通,及N4爲截止。當SENS節點被拉至3 . 3伏— 2 $Vtn之低位準時,電晶體p4導通,藉以作動拉升電路 2 1 0並保持輸入線2 0 2於3 . 3伏位準。 當輸入2 0 2低於1伏時,反相器3 0 4跳脫並改變 低壓定鎖器206之輸出之極性至高(3 · 3伏)。這使 電晶體卜及P3截止。電晶體>^被導通,以拉下SENS節點爲 低,同時導通電晶體Na,以拉下輸入2 0 2爲低。這同時 截止電晶體P4及拉升電路21 0。 經濟部中央標準局員工消費合作社印袋 (請先閱讀背面之注意事項再填寫本頁) 雖然本發明已經參考某些較佳實施例加以說明,但熟 習於此技藝者將知道可以提出各種修改。例如.,一由電壓 容許度匯流排保持,定鎖器2 0 0導出之拉升電阻電路 5 0 0係被示於第5圖中。爲了方便及容易了解起見,相 同參考數係用以指示於電壓容許度定鎖器2 0 0及拉升電 阻電路5 0 0間之相同部件。拉升電阻電路5 0 0以相同 於本發明之原理操作並協助以拉升節點2 0 2至高電壓。 拉升電阻電路5〇一0'較佳包含_?河〇3電晶體?1,?2,?3,?4 ,NMOS電晶體Ni,%及電流源3 0 2。諸元件係以相類 似於第4圖所述之方式加以連接與操作。主要之不同包含 電晶體p2及p3之閘極之連接至0伏。拉升電阻電路5 0 0 係有利地不被施加至節點2 0 2之高操作電壓所影響,因 爲每一連接至節點2 0 2之電晶體Pi,?3及P4均令其井連 接至高操作電壓,以減少洩漏電流及對裝置之傷害。對本 發明之較佳實施例之這些及其他變化與修改係被本發明所
本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐)_ 2Q 461072 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明彳8 ) 提供,並被以下之申請專利範圍所限制。 (請先閱讀背面之注意事項再填寫本頁) •裝·
、1T -21 - 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐)

Claims (1)

  1. 4 61βΤΖ t 正1
    A8 B8 C8 D8t 5請委員明示,本案修正後是否變更原實質内容- 六、申請專利範圍 附件二 A ·· 第87112171號專利申請案 中文申請專利範圍修正本 民國8 9年7月修正 1 ,· 一種具有電壓容許度之定鎖器,作爲接收來自操 作於第一操作電壓位準電路或操作於第二操作電.壓位準電 路之輸入信號,該具有電壓容許度之定鎖器包含' [ 一第一定鎖器,具有一輸入及一輸出; 一第一緩衝器暫存器,在輸入之前連接至第一定鎖器 » 一拉升電路,反應於一控制信號,以選擇性地調整第 一定鎖器輸入之電壓位準,該拉升電路連接至第一定鎖器 之輸入及輸出;及 一節點電壓控制器,具有多數輸入及一輸出,用以控 制拉升電路之操作並保護第一定鎖1器不受第一及第二操作 電壓,該節點電壓控-制器連接至拉升電路,以提供該控制 信號,該節點電壓控制器具有一輸入連接至第一定鎖.器之 輸出及一輸入連接至第一定鎖器之輸入。 2 .如申請專利範圍第1項所述之具有電壓容許度之 定鎖器,其中該第一緩衝器電晶體係爲η型MO S FE T 〇 3 · —種具有電壓容許度之定鎖器,作爲接收來自操 作於第一操作電壓位準電路或操作於第二操作電壓位準電 路之輸入信號,該具有電壓容許度之定鎖器包含: 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) M濟部智慧財產局員工消費合作社印製 461072 A8 B8 C8 D8 申請專利範圍 一第一定鎖器,具有一輸入及一輸出; (請先閱讀背面之注意事項再填寫本頁) 一拉升電路,反應於一控制信號,以選擇性地調整第 一定鎖器輸入之電壓位準,該拉升電路連接至第一定鎖器 之輸入及輸出; 一節點電壓控制器,具有多數輸入及一輸出,用以控 制拉升電路之操作並保護第一定鎖器不受第一及第二操作 電壓,該節點電壓控制器連接至拉升電路,以提供該控制 信號,該節點電壓控制器具有一輸入連接至第一定鎖器之 輸出及一輸入連接至第一定鎖器之輸入; 一感應電晶體連接介於該電壓容忍度定鎖器之輸入以 及該節點電壓控制器之間。 4 ·如申請專利範圍第3項所述之具有電壓容許度之 定鎖器,其中該感應電晶體是一p型M〇SFET。 5 . —種具有電壓容許度之定鎖器,作爲接收來自操 作於第一操作電壓位準電路或操作於第二操作電壓位準電 路之輸入信號,該具有電壓容許度之定鎖器包含: 一反相器,具有一輸入及一輸出; . 經濟部智慧財產局員工消費合作社印製 一第一電晶體令其閘極連接至反相器輸出,並連接於 一供給電壓及反相器之輸入之間;及 第二電晶體令其閘極連接至反相器之輸出並連接於地 端及反相器之輸入間, 一拉升電路,反應於一控制信號,以選擇性地調整第 一定鎖器輸入之電壓位準,該拉升電路連接至第一定.鎖器 之輸入及輸出,及 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -2 - 經濟部智慧財產局員工消費合作社印製 4 6 1072 A8 B8 C8 D8 六、申請專利範圍 一節點電壓控制器,具有多數輸入及一輸出,用以控 制拉升電路之操作並保護第一定鎖器不受第一及第二操作 電壓,該節點電壓控制器連接至拉升電路,以提供該控制 信號’該節點電壓控制器具有一輸入連接至第一定鎖器之 輸出及一輸入連接至第一定鎖器之輸入。 6 .如申請專利範圍第5項所述之具有電壓容許度之 定鎖器,其中第一電晶體是p型MOSFET及第二電晶體是 η 型 MOSFET。 7 · —種具有電壓容許度之定鎖器,作爲接收來自操 作於第一操作電壓位準電路或操作於第二操作電壓位準電 路之輸入信號,該具有電壓容許度之定鎖器包含: 一第一定鎖器,具有一輸入及一輸出; ‘ 一拉升電路,反應於一控制信號,以選擇性地調整第 一定鎖器輸入之電壓位準,該拉升電路連接至第一定鎖器 之輸入及輸出;該拉升電路包含: 一第一電晶體具有一閘極,一源極及一汲極,第一電 晶體之源極係連接至一供給電壓,第一電晶體之閘極.係連 接至第一定鎖器之輸出;及 一第二電晶體具有一閘極,一源極及一汲極,第二電 晶體之源極係連接至第一電晶體之汲極,第二電晶體之閘 極係連接至節點電壓控制器,及第二電晶體之汲極係連接 至第一定鎖器之輸入,. 一節點電壓控制器,具有多數輸入及一輸出,用 以控制拉升電路之操作並保護第一定鎖器不受第一及第二 --I I------裝!----訂----I----線, (請先閱讀背面之注咅?事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -3- 經濟部智慧財產局員工消費合作社印製 1 07 2 頜 C8 D8 六、申請專利範圍 操作電壓,該節點電壓控制器連接至拉升電路,以提供該 控制信號,該節點電壓控制器具有一輸入連接至第一定鎖 器之輸出及一輸入連接至第一定鎖器之輸入。 8 .如申請專利範圍第7項所述之具有電壓容許度之 定鎖器,其中該第一及第二電晶體是p型MOSFET。 9 .如申請專利範圍第7項所述之具有電壓容許度之 定鎖器,其中第一電晶體令其井連接至第二操作電壓之高 電壓位準。 1 〇 .如申請專利範圍第7項所述之具有電壓容許度 之定鎖器,其中第二電晶體令其井連接至第二操作電壓之 高電壓位準。 1 1 .—種具有電壓容許度之定鎖器,作爲接收來自 操作於第一操作電壓位準電路或操作於第二操作電壓位準 電路之輸入信號,該具有電壓容許度之定鎖器包含: 一第一定鎖器,具有一輸入及一輸出; 一拉升電路,反應於一控制信號,以選擇性地調整第 一定鎖器輸入之電壓位準,該拉升電路連接至第一定鎖器 之輸入及輸出; 一節點電壓控制器,具有多數輸入及一輸出,用以控 制拉升電路之操作並保護第一定鎖器不受第一及第二操作 電壓,該節點電壓控制器連接至拉升電路,以提供該控制 信號’該節點電壓控制器具有一輸入連接至第一定鎖器之 輸出及一輸入連接至第一定鎖器之輸入且該節點電壓控制 器更包含: --- - - - ---— II ^ --I —丨 I I 訂·丨丨丨·111· (請先閱讀背面之注音?事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -4 - 461072 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 一桌一電晶體具有一聞極,一源極及一汲極,第一電 晶體之源極係連接至一供給ψ壓,第一電晶體之閘極係連 接至第一定鎖器之輸出; 一電流源連接至地端及第一電晶體之汲極;及 一第二電晶體具有一閘極,一源極及一汲極,第二電 晶體之源極係連接至第一電晶體之汲極,第二電晶體之閘 極係連接至第一定鎖器之輸出,及第二電晶體之汲極係連 接至地端。 / 1 2 .如申請專利範圍第1 1項所述之具有電壓容許 度之定鎖器,其中該第一電晶體是p型MOSFET及第二電 晶體是η型MOSFET。 1 3 .如申請專利範圍第1 2項所述之具有電壓容許 度之定鎖器,其中該節點電壓控制器更包含一第三電晶體 具有一閘極,一源極及一汲極,第三電晶體之源極係連接 至第一電晶體之汲極,第三電晶體之閘極係連接供給電壓 ,及第三電晶體之汲極係連接至第二電晶體之源極。 1 4 .如申請專利範圍第1 1項所述之具有電壓容許 度之定鎖器,其中該節點電壓控制器更包含: 一第三電晶體具有一閘極,一源極及一汲極,第三電 晶體之源極係連接至第一電晶體之汲極,第三電晶體之閘 極係連接至供給電壓; —第四電晶體具有一閘極,一源極及一汲極,該第四 電晶體之源極及閘極係連接至第三電晶體之汲極,及第二 電晶體之汲極係連接至第二電晶體之源極。 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) _ 5 _ --------------裝--------訂---------線C (請先閱讀背面之注意事項再填寫本頁) Λ ό1 0 7 2 Α8 Β8 C8 D8 Γ、申請專利範圍 1 5 . —種用以反應於第一與第二控制信號,而選擇 性調整一輸入之電壓位準之電路,包含: 一第一電晶體具有一閘極,一源極及一汲極,第一電 晶體之源極係連接至一供給電壓,第一電晶體之閘極係經 連接以接收第二控制信號;及 一第二電晶體具有一鬧極,一源極及一汲極,第二電 晶體之源極係連接至第一電晶體之汲極,第二電晶體之鬧 極係經連接以接收第一控制信號,且第二電晶體之汲極係 連接至輸入。 1 6 .如申請專利範圍第1 5.項所述之電路,其中該 第一及第二電晶體是p型MOSFET。 1 7 .如申請專利範圍第1 5項所述之電路,更包含 一節點電壓控制器,具有多數輸入及一輸出,用以控制電 路之操作,該節點電壓控制器連接至該電路以提供第一控 制信號。 1 8 .如申請專-利範圍第1 7項所述之電路,其中該 節點電壓控制器更包含: 一第三電晶體具有一閘極,一源極及一汲極,第三電 晶體之源極係連接至一供給電壓,第三電晶體之閘極係連 接至第一電晶體之閘極; 一電流源連接至地端及第三電晶體之汲極;及 一第四電晶體具有一閘極,一源極及一汲極,第四電 晶體之源極係連接至第三電晶體之汲極,第四電晶體之閘 極係連接第一電晶體之閘極,及第四電晶體之汲極係連接 ---------------------訂---------線, (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -6- 461072 Α8 Β8 C8 D8 六、申請專利範圍 至地端。 (請先閱讀背面之注意事項再填寫本頁) 1 9 .如申請專利範圍第1 8項所述之電路,其中該 第三電晶體是p型MOSFET及第四電晶體是η型MOSFET。 2 0 ·如申請專利範圍第1 8項所述之電路,其中該 節點電壓控制器更包含一第五電晶體具有一閘極,一源極 及一汲極,第五電晶體之源極係連接至第三電晶體之汲極 ,第五電晶體之閘極係連接供給電壓,及第五電晶體之汲 極係連接至第二電晶體之閘極。 2 1 . —種用以反應於一第二節點,而選擇性調整一 第一輸入之電壓位準之電路,該電路包含: 一第一電晶體具有一聞極,一源極及一汲極,第一電 晶體之源極係連接至一供給電壓,第一電晶體之閘極係連 接至第二節點; 一第二電晶體具有一閘極,一源極及一汲極,第二電 晶體之源極係連接至第一電晶體之汲極,且第二電晶體之 汲極係連接至該第一輸入; 經濟部智慧財產局員工消費合作社印製 一第三電晶體具有一閘極,一源極及一汲極,第三電 晶體之源極係連接至供給電壓,第三電晶體之閘極係連接 至第二節點,且第三電晶體之汲極係連接至第二電晶體之 閛極; 一第四電晶體具有一閘極,一源極及一汲極,第四電 晶體之源極係連接至地端,第四電晶體之汲極係連接至第 二電晶體之閫極,及第四電晶體之閘極係連接至第二節點 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 461072 Α8 Β8 C8 D8 經濟部智慧財產局員工消費合作杜印製 六、申請專利範圍 2 2 .如申請專利範圍第2 1項所述之電路,更包含 一第五電晶體具有一閘極,一源極及一汲極,第五電晶體 之閘極係連接至供給電壓,第五電晶體之源極係連接.第一 輸入,及第五電晶體之汲極係連接至第二電晶體之閘極。 2 3 .如申請專利範圍第2 2項所述之電路,其中該 第一電晶體及第五電晶體令其井連接至第二操作電壓之高 .電壓位準。 2 4 .如申請專利範圍第2 3項所述之電路,更包含 一電流源連接於接地端及連接至第二電晶體之閘極。 2 5 .如申請專利範圍第2 1 .項所述之電路,更包含 —緩衝器電晶體連接於第二電晶體之閘極及第四電晶體之 汲極之間。 ‘ 2 6 .如申請專利範圍第2 1項所述之電路,更包含 一對緩衝器電晶體串聯連接於第三電晶體之汲極及第二電 晶體之閘極。 2 7 .如申請專-利範圍第2 1項所述之電路,其中該 第一,第二及第三電晶體是p型MOSFET及第四電晶體是 一 η 型 MOSFET。 2 8 . —種用以拉升一節點至一高電壓位準之電路, 包含: —第一電晶體具有一閘極,一源極及一汲極,第一電 晶體之源極係連接至一供給電壓,第一電晶體之閘極係連 接至零伏特;及 一第二電晶體具有一閘極,一源極及一汲極,第二電 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) ~~ ----------裝--------訂--I I-----線h (請先閱讀背面之注音3事項再填寫本頁) 4-6 1 07 2 A8 D8 六、申請專利範圍 晶體之源極係連接至第一電晶體之汲極,且第二電晶體之 汲極係連接至該節點;及 .一第三電晶體具有一閘極,一源極及一汲極,該第三 電晶體之源極係連接至第二電晶體之閘極,該第三電晶體 之閘極係連接至一供給電壓,及第三電晶體之汲極係連接 至該節點。 2 9 .如申請專利範圍第2 8項所述之電路,其中該 第一,第二及第三電晶體是p型MOSFET。 3 0 .如申請專利範圍第2 8項所述之電路,其中該 電路更包含一電流源連接至地端及連接至該第二電晶體之 閘極。 3 1 .如申請專利範圍第2 8項所述之電路,其中該 電路更包含 —第四電晶體具有一閘極,一源極及一汲極,第四電 晶體之源極係連接至一供給電壓,第四電晶體之閘極係連 接至零伏特;及 - 一第五電晶體具有一閘極,一源極及一汲極,第五電 晶體之源極係連接至第四電晶體之汲極,及第五電晶體之 閘極係連接至該供給電壓;及 一第六電晶體具有一閘極,一源極及一汲極,該第六 電晶體之源極係連接至第六電晶體之閘極及連接至第五電 晶體之汲極,且該第六電晶體之汲極係連接至第二電晶體 之閘極。 3 2 .如申請專利範圍第2 8項所述之電路,其中該 -------------裝--------訂---------線l· (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -9- 4 6 10 7 2 as C8 D8 六、申請專利範圍 第一,第二及第三電晶體均令其井連接至一第二操作電壓 之高電壓位準。 (請先閱讀背面之注音?事項再填寫本頁) 裝----- 訂· — 線. 經濟部智慧財產局員工消費合作社印製 -10- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐)
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5973530A (en) * 1998-05-29 1999-10-26 Lucent Technologies Inc. Low power, high voltage-tolerant bus holder circuit in low voltage technology
US6097229A (en) * 1998-08-28 2000-08-01 Texas Instruments Incorporated Bus-hold circuit having low leakage when power is off
US6366132B1 (en) * 1999-12-29 2002-04-02 Intel Corporation Soft error resistant circuits
US6774675B1 (en) * 2003-06-24 2004-08-10 Fairchild Semiconductor Corporation Bus hold circuit with power-down and over-voltage tolerance
US7064593B2 (en) * 2004-09-20 2006-06-20 Texas Instruments Incorporated Bus-hold circuit
US9679602B2 (en) 2006-06-14 2017-06-13 Seagate Technology Llc Disc drive circuitry swap
US9305590B2 (en) 2007-10-16 2016-04-05 Seagate Technology Llc Prevent data storage device circuitry swap

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4963766A (en) * 1989-06-28 1990-10-16 Digital Equipment Corporation Low-voltage CMOS output buffer
US5396108A (en) * 1993-09-30 1995-03-07 Sgs-Thomson Microelectronics, Inc. Latch controlled output driver
US5436585A (en) * 1994-05-16 1995-07-25 Intel Corporation BiNMOS driver circuit with integrated voltage supply conversion
US5426381A (en) * 1994-05-23 1995-06-20 Motorola Inc. Latching ECL to CMOS input buffer circuit
JP3043241B2 (ja) * 1994-10-24 2000-05-22 沖電気工業株式会社 可変遅延回路
US5736887A (en) * 1996-01-25 1998-04-07 Rockwell International Corporation Five volt tolerant protection circuit

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