TW456036B - Method of making integrated circuit capacitor including tapered plug - Google Patents

Description

456036 五、發明說明CI) 相關申請案 本案係基於先 60/115，785 號， 發明領域 本發明係關半 發明背景 電容器廣用於 片導電板或電極 該電容器保有的 緣體介電數值決 如動態隨機存取 隨著半導體記 基本單元之電容 電容，由於其電 防儲存的資訊喪 得高電容，其達 增加電容同時 針對電容器電極 石夕層可具有凸部 積’藉此提高電 替代形成電容 上’亦即電容器 成電晶體。李氏 形成於鎢插塞之 電子裝 由一絕 電荷量 定。電 記憶體 憶體裝 器占有 極表面 失。因 成兩度 維持儲 的形狀 、翅片 容同時 器於基 堆疊於 之美國 上。電

如k出申請的同在審查中之臨時申請案第 申請曰1999年1月13曰。 ‘體裝置領域’特別係關電容器之製法。 置用以儲存電荷。一電容器包括兩 緣體隔開。電容或每一外加電壓由 係依據板面積、板間間距、以及絕 容器可形成於半導體裝置内部，例 (D R A Μ )或敌入式d R A Μ。 置的變得更為高度集成，DRAM儲存 的面積的縮小’如此降低電容器的 積較小故。但希望有相對大電容以 此希望縮小基本單元大小而又能獲 基本單元集成以及操作上可靠。 存基本單元高度集成之一項技術係 。此種技術中’電容器電極的多晶 、空穴等俾加大電容器電極表面 維持占有基材表面之表面積小。 材表面上’電容器也形成於基材 基材上。基材表面積隨後可用於形 專利苐5，903，493號揭示一電容器 谷益表面積藉由姓刻一凹渠於環繞

第6頁 45^036 五、發明說明（2) 鎢插塞的介電層而予增加°鎮插塞係與互連線交界面，如 此允許不同層形成於欲連結的基材上。 凹渠係藉習知姓刻或其匕適當技術形成。凹渠可被姓刻 多深的基本極限係由鑛插塞牢固固定於介電層的程度決 定。典型地’凹渠深度係限於介電層厚度約三半。$ /凹渠 已被蝕刻後，電容器形成於鎢插塞之上。不幸，若凹渠被 蝕刻超出介電層厚度之半，鎢插塞較為可能變鬆脫而掉 落。此種鎢插塞與帶有互連線的下方金屬互連體間的實體 刀隔可也導致形成開放電路’結果造成裝置或電路完全故 障。 — 一種牢固固定金屬插塞之辦法係使用—金屬插塞附有一 錨部伸入互連線内部。此種辦法使用額外 .離子姓糊E)或電㈣刻而形成一錯孔於互…反位應^ 介電層下方。 I明概述 鑑於前述背景，因而本發明之一目的係提供一種製造具 ^較南電容但未降低電容器可靠度的積體電路電容器之方 此種以及其它根據本發明之 製造一積體電路電容器之方法 驟：形成一互連線毗鄰〜基材 線上；蝕刻一通孔於第一介電 其係於朝向基材之方向増加； 形成一金屬插塞；蝕刻〜凹渠 優點、特色和目的係由一種 提供’該種方法包括下列步 :沈積一第一介電層於互連 層，該通孔具有錐形寬度， 以一種導電金屬填補通孔而 於第一介電層環繞金屬插塞

五、發明說明（3) -- 上部；f及沈積—第.二介電層毗鄰金屬插塞以及沈積一上 電極於第二介電層上。較佳下電極係沈積於金屬插塞上。 金屬插塞的導電金屬例如包含鎢。 通孔的蝕刻步驟包含使用方向性蝕刻，金屬插塞包含— 下部設置於第—介電層，且具有一錐形寬度係於朝向 基材之方向增加。又金屬插寨上部可具有錐形寬度，其係 於朝向基材之方向增加。金屬插塞之錐形寬度牢固固定或 錨定金屬插塞於介電層内部。錐形角度較佳大於約2且更 佳大於約5。

凹渠可被蝕刻至大於第一介電層厚度之半的深度，例如 〇於約250埃。互連綠較佳包含一龐大導體連結至金屬插 土。又金屬插塞上表面和第〆介電層上表面較佳經平坦 式之簡單說.明 圖1為根據本發明 圖2-5為剖两圖說 驟。 之積體電路電谷器之剖面圖。 明根據本發明之形成電容器之製程步 說明

現在將於後文參照附圖更％整說明本發明，附圖顯示本 叙明之較佳具體實施例。但本發明可以多種不同形式旦體 二f不得視，限於此處戶斤述具體實施例°反而此等具 施^係用於使本揭示更為撤底完整，且入 b之视圍給業界人士。各圖中類似的夹：:二 件。附圖中為求清晰起見，々a 4々广歲表不類似的疋 各層和各區維度可能誇張表

45 60 36 五、發明說明（4) 。 初步參照圖1，現在說明包括一定錨的金屬插塞32之積 體電路電容器20之剖面圖。積體電路電容器20形成於基材 24上，帶有互連線26毗鄰基材，以及一第一介電層28於互 連線上。第一介電層28包括一凹渠30於其中。凹渠30形成 於毗鄰金屬插塞32，允許電容器20占有更大表面積，如此 加大其電容。 錐形插塞32包括一上部32a向上方向伸入凹渠30内部， 而下部32b係設置於第一介電層28。錐形插塞32有一錐形 九度’其係於朝向基材2 4之方向增加。如此，錐形插塞3 2 下部32b接合第一介電層28的最頂部而牢固固定或錨定錐 形插塞32 /由垂直錐形插塞32上平面之虛擬線量測的錐形 角度較佳大於約2且更佳大於約5。 由於錐形插 一介電層28厚 互連線2 6分離 果導成結合積 2 〇包括下和上 下電極3 6填充 38覆篕於下電 之上。另外例 第二介電層38 層3 8之上。 被牢固固定 而未使錐形 實發生鬆脫 電容器20的 ’ 4 0和一介 内部且接觸 上，而上電 谷器可包括 渠30内部， ，故凹 插塞變 ，則將 裝置或 於其間 錐形插 極4 0覆 錐形插 而上電 度之半 。若確 體電路 電極3 6 凹渠30 極3 6之 如，電 填充凹 鬆脫或可能由下方 導致開放電路，結 電路故障。電容器 的第二介電層38。 塞32 ^第二介電層 蓋於第二介電層38 塞32作為下電極， 極40覆於第二介電 著半導體裳置 例如嵌入式動態 隨機存取記憶體

第9頁 45 60 3 6 五、發明說明（5) (EDRAM)的變成更為高度集成，電容器的電容因豆電極表 面積減小而下降。但需相對大的電容俾防止儲存的資料漏 失。因此根據本發明加深凹渠深度d俾加大下和上電極 3 6，4 0的表面積。如此優異地加大電容器2 〇的電容。 互連線26包括一多層互連線形成於一絕緣層乜上。絕 tl2係形成於半導體基材24上或上方。半導體基材24含有 Ϊ Ϊ ί動裝置’例如電晶體’電晶體係藉互連線26共同連 結成為功能電路。 如業界人士顯然易知，多層互連包括一導電 一 二、：二電遷移障層(圖中未顯示）。此外，抗反射i 層（ARC)例如氮化鈦可形成於互連線26上。 插塞32電連 種適當導電 在於錐形插 可能由下方 係經由於第 上方向伸入 當技術圖樣 化矽可於第 。如此，I虫 材料例如紹、鈦 塞3 2係牢固固定 互連線26分離。 一介電層28形成 凹渠30中部。凹 化。舉例言之， 一介電層28形成 刻止層決定凹渠 積體電路電容器20係藉錐形 錐形插塞32較佳包括鎢或任一 或氮化鈦。本發明之主要特色 於互連線26以防插塞變鬆脫或 如前文討論’電容器2〇電容 凹渠30而加大。錐形插塞32向 渠3 0例如藉習知蝕刻或其它適 餘刻止層（圖中未顯示）例如氮 期間形成於第一介電層2 8内部 30的真正深度d。 若 線2 6 半， 無錐形插塞32的錐形寬度來牢固固定錐形插塞於 ，則凹渠30深度d典型須限於約第一介電層28厚产 通常係於約4, 000至6,0 0 0埃之範圍。如此具有錐X形插 456036 五、發明說明（6) 塞32 ’凹渠30深度d.係於約2, 〇〇〇至4, 5 0 0埃之範圍，視第 一介電層28的實際厚度而定。 一旦已經形成凹渠3 0 ’則然後形成電容器2 〇 β下電極3 6 填充凹渠30 ’且接觸錐形插塞32。下電極％可由任一種適 用於傳導與保有電荷的材料製成。適當材料包括氮化鈦、 鋁、銅、銀、鈦或貴金屬例如金、鉑及/或鈀。下電極36 厚度係於約75至750埃之範圍。下電極36也可能有多層， 例如有一層鈦塗覆以一層氮化鈦。 第一介電層38覆於下電極36之上且係由任一種適當電介 質形成，例如二氧化矽，氮化矽及/或任一種具有合適夠 大的介電常數之材料或材料合金。其它適當材料包括五氧 化鈕和锶鈦酸鋇（舉例）。第二介電層38厚度係於約25至 2 5 0埃之範圍。 上電極40覆於第二介電層38之上。類似下電極36，上電 =40可由#種適合傳導且保有電荷的材料製成。上電極 〇厚度係於約150至2, 5 00埃之範圍。也可能上電極4〇為多 層電極或甚至攙雜’例如鋁以第二材料例如鋼或矽合金 之圖Η進一步討論—種製造包括錐形插塞3 電容器20之方法。半導體基材24較佳為石夕， 曰或結構形成於基材上。複數裝置例如 曰日體（圖中未顯示）使用眾所周知的枯 u ^ ^ ^ 24。其次，介電層42例如攙雜或未攙雜二 2矽使^ 所周知的技術，例如熱生長或沈積形成於基材Μ上。 456036 五、發明說明（7) 其次’互連線2 6形成於介電層4 2上。例如厚約4，5 0 0埃 含約1%銅的紹合金層可使用眾所周知的技術如濺鍍形成於 鈦層上。紹合金層具有低電阻係數且易生產；但如業界人 士已知其它低電阻材料可用作為互連線2 6的龐大導體。此 外’抗反射塗層（ARC)例如氮化鈦可形成於互連線26上。 第一介電層28例如攙雜二氧化矽形成於互連線26上。任 何眾所周知的技術皆可用於形成第一介電層28，例如化學 氣相沈積（CVD)。較佳此時第一介電層28藉化學機械拋光 製程或反向蝕刻平坦化而形成平坦頂面。結果所得第一介 電層28厚度於平坦化後須夠厚俾提供互連線26與隨後金屬 化程度的充分電隔離。舉例言之’約4，〇 〇 〇至6，〇 〇 〇埃之約 略厚度可提供適當隔離》 ' 光阻層C圖中未顯示）使用眾所周知的光刻術技術形成且 圖樣化於第一介電層2 8上’俾界定欲形成錐形通孔5 〇的位 置。其次’第一介電層2 8的暴露部經蝕刻。錐形通孔5 〇被 敍刻至互連線2 6暴露為止’如圖3所示。一具體實施例 中，方向性反應性離子蝕刻（RIE)用以形成通孔5〇。自由 傾斜的晶圓支架可使用R ΙΕ方法用以達成預定的錐形。然 後錐形通孔5 0使用標準蚀刻條件姓刻。典型钱刻都丨為 qFg/CO/Ar/O2混合物。晶圓可於一種角度做方向性触刻然 後旋轉180度，送返蝕刻室，傾斜，再度蝕刻。如此對通''' 孔5 0產生預定錐形形狀。 的形成錐形金屬插 如業界人士所知， 現在參照圖4，通孔5 0使用眾·所周知 塞3 2的技術以導電材料較佳為鎢填補。

第12頁 4 5 6 Ο 3 6 五、發明說明（8) 於形成錐形插塞3 2前， 沈積於通孔5 0側壁上。 可使用取所周知的技術 電材料沈積於通孔5〇内 用化學機械拋光技術反 沈積於第一介電層28上 飯刻技術如反應性離子 現在凹渠30可形成於 示。凹渠3 0可藉習知蝕 渠環繞金屬插塞3 2形成 第一介電層28形成期間 蝕刻止層決定凹渠3 〇的 定於互連線26 ’蝕刻止 度之半。如此優異地允 較大表面積可供用以形 凝，層如氮化鈦或氮化鈕可經濺鍍 又薄層黏著/障壁層如鈦或氮化鈦 例如賤鍵全面性沈積於通孔5〇。導 部直至通孔50被填滿為止。然後使 向触刻黏著/障壁層金屬以及任何 的導電材料。其它眾所周知的反向 蝕刻（R I Ε)也可使用。 金屬插塞32周圍’如圖5最明白顯 刻或其它適當技術經由圖樣化一凹 舉例Q之，氮化石夕飯刻止層可於 形成於第一介電層28内部。如此， 真正深度d。因金屬插塞32牢固固 層没置位置可大於第一介電層28厚 δ争電容器20電容增加，原因在於有 成電容器故。 ,—已』形成凹渠30 ’電容器20的下電極36係經由沈積 導電材料至第一介電層28包括凹渠30和金屬插塞32上，如 圖1所示。然後下電極36藉適當技術例如化學氣相沈 (CVD)選擇性形成。其它沈積下電極36之方法包括^積、 反應性濺鍍蝕刻（RSE)、及電漿增進化學氣相沈積〜'、 (PECVD)。第二介電層38使用適當技術選擇性开^成於下電 極36上。第二介電層38可使用CVD或任何其它就沈積下電 極3 6所述技術沈積。然後上電極4 〇例如藉c ν d沈積，' 經由適當圖樣化技術選擇性圖樣化。其它上電極4〇 ^積方 4 5 6 Ο 3 6 五、發明說明（9) 法包括物理氣相沈積（p VD )，濺鍍，反應性濺d (RSE) ’以及電漿增進化學氣相沈積（PECVD)。 器2 0包括下和上電極36，40以及介於其間的第 3 8，如圖1所示。 多種修改例以及其它本發明之具體實施例於 解前文說明和相關聯附圖提供的教示的效益後 明β因此須了解本發明非僅囿限於揭示的特定 例，修改例和具體實施例意圖皆含括於本發明 I姓刻 如此’電容 一介電層 業界人士了 將顯然自 具體實施 之範圍。

Claims (1)

1. 456036 六、申諳專利範圍 1 . 一種製造一電寥器之方法，該方法包括下列步驟： 形成一互連線於一基材上方； 沈積一第一介電層於互連線上； 蝕刻一通孔於第一介電層，該通孔具有錐形寬度，其係 於朝向基村之方向增加； 以一種導電金屬填補通孔而形成一金屬插塞； 蝕刻一凹渠於第一介電層，並環繞金屬插塞上部； 沈積一第二介電層比鄰金屬插塞；以及 沈積一上電極於第二介電層上。 2. 如申請專利範圍第1項之方法，進一步包含沈積一下 電極層，以填充凹渠且接觸金屬插塞之步驟。 3. 如申請專利範圍第1項之方法，其中蝕刻通孔之步驟 包含使用方向性蝕刻。 4. 如申請專利範圍第1項之方法，其中通孔之錐形寬度 具有錐形角度大於約2度。 5. 如申請專利範圍第1項之方法，其中通孔之錐形寬度 具有錐形角度大於約5度。 6. 如申請專利範圍第1項之方法，其中金屬插塞包含一 下部設置於第一介電層，且具有錐形寬度，其係於朝向基 材之方向增加。 7. 如申請專利範圍第5項之方法，其中金屬插塞上部也 具有錐形寬度，其係於朝向基材之方向增加。 8. 如申請專利範圍第1項之方法，其中蝕刻凹渠之步驟 包含蝕刻凹渠至大於第一介電層厚度之半之深度。

   第15頁 456036 六、ΐ請專利範圍 9. 如申請專利範.圍第1項之方法，其中金屬插塞係連結 至互連線。 10. 如申請專利範圍第1項之方法，進一步包含平坦化 金屬插塞之最上表面以及第一介電層之毗鄰最上表面之步 驟。 11. 一種製造積體電路電容器之方法，包含下列步驟： 形成一第一介電層，其毗鄰一基材； 形成一金屬插塞包含 一上部，其朝向第一介電層之最上表面伸展，以及 —下部，其設置於第一介電層，且具有一錐形寬度，其 係於朝向基材之方向增加； 形成一凹渠於第一介電層環繞金屬插塞上部； 形成一第二介電層，其毗鄰金屬插塞；以及 形成一上電極層於第二介電層上。 12. 如申請專利範圍第11項之方法，進一步包含沈積一 下電極層以填充凹渠且接觸金屬插塞之步驟。 13. 如申請專利範圍第1 1項之方法，其中金屬插塞上部 也具有錐形寬度，其係於朝向基材之方向增加。 14. 如申請專利範圍第11項之方法，其中金屬插塞下部 之錐形寬度具有錐形角度大於約2度。 15. 如申請專利範圍第11項之方法，其中金屬插塞下部 之錐形寬度具有錐形角度大於約5度。 16. 如申請專利範圍第1 1項之方法，其中形成凹渠之步 驟包含形成凹渠至大於第一介電層厚度之半之深度。

   第16頁 456036 六、申請專利範圍 17. 如申請專利範圍第11項之方法，其中形成凹渠之步 驟包含形成凹渠至大於約250埃之深度。 18. 如申請專利範圍第1 1項之方法，進一步包含形成一 互連線伸展於第一介電層下方且連結至金屬插塞之步驟。 19. 如申請專利範圍第1 1項之方法，進一步包含平坦化 金屬插塞之最上表面以及第一介電層之毗鄰最上表面之步 驟。 2 0.如申請專利範圍第1 1項之方法，其中形成金屬插塞 之步驟包含下列步驟： 蝕刻一通孔於第一介電層，該通孔具有一錐形寬度，其 係於朝向基材之方向增加；以及 以導電金屬填補該通孔。 2 1.如申請專利範圍第2 0項之方法，其中導電金屬包含 鎢。 22. 一種製造一積體電路電容器之方法，包含： 形成一第一介電層，其e比鄰一基材； 形成一金屬插塞具有一錐形寬度，其係於朝向基材之方 向增加； 形成一凹渠於第一介電層至大於第一介電層之厚度約半 之深度； 形成一第二介電層，其毗鄰金屬插塞；以及 形成一上電極層於第二介電層上。 23. 如申請專利範圍第22項之方法，進一步包含沈積一 下電極層，以填充凹渠且接觸金屬插塞之步驟。

   第17頁 456036 六、申請專利範圍 24.如申請專利範圍第22項之方法，其中形成金屬插塞 之步驟包含下列步驟： 蝕刻一通孔於第一介電層，該通孔具有一錐形寬度，其 係於朝向基材之方向增加；以及 以導電金屬填補該通孔。 2 5.如申請專利範圍第22項之方法，其中金屬插塞下部 之錐形寬度具有錐形角度大於約2度。 26. 如申請專利範圍第22項之方法，其中金屬插塞下部 之錐形寬度具有錐形角度大於約5度。 27. 如申請專利範圍第22項之方法，進一步包含形成一 互連線伸展於第一介電層下方且連結至該金屬插塞之步 驟。 2 8.如申請專利範圍第2 2項之方法，進一步包含形成金 屬插塞上部之最上表面實質上與第一介電層之毗鄰最上表 面共面之步驟。 29.如申請專利範圍第22項之方法，其中形成凹渠之步 驟包含形成凹渠至大於約2 5 0埃之深度。

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