TW448575B - Manufacture method and structure of split gate flash memory cell with dual floating gate - Google Patents

Description

4 48 57 5 五、發明說明（l) 本發明係有關於一種具有雙漂浮閘極（floating gate )之分離閘極（spi i t gate )快閃記憶單元（f lash memory cell)的製造方法及其構造，特別有關於具有自 動對準（self-align)、提高耦合率（coupling ratio) 及高記憶容量和密度之具有雙漂浮閘極之分離閘極快閃記 憶單元的製造方法及其構造。 請參照第1圖’第1圖係顯示習知快閃記憶單元的剖面 圖。習知快閃記憶單元1包括：一半導體基板1 〇以及一堆 疊閘極（stacked gate) 20。上述半導體基板1〇可為p型 基板（P-substrate)，於其既定位置分別摻植成N+型摻 植區1 2及N+型摻植區1 4，而分別為源極區1 2及汲極區1 4， 同時於上述源極區12與上述汲極區14之間形成通道區16。 而上述堆疊閘極2 0係形成於上述半導體基板1 〇之源極 區12與汲極區14之間的通道區16上，且上述堆疊閘極20係 依序為一隧穿氧化物層（tunne 1 oxi de ) 22、一漂浮閘極 (f 1 oa t i ng gat e ) 24、一閘間介電層2 6以及一控制閘極 (control gate ) 28 。 當對上述習知快閃記憶單元1進行程式化（program ) 時’首先，於上述快閃記憶單元1的控制閘極28及汲極區 1 4施加較上述習知快閃記憶單/元1的源極區1 2高的電壓， 俾使電子在靠近上述汲極區14處藉由高電場加速下的熱電 子注入（hot electron injection)的方式而經由上述隨 穿氧化物層22注入至上述漂浮閘極24。且當對上述習知快 閃記憶單元1進行抹除（erase)時，則將上述源極區12的

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電壓提高’使注入至上述漂浮閘極24的電子藉由 Fowler-Nordheim (F-N)隧道效應而經由上述隧穿氧化物 層2 2而回至上述習知記憶單元1的源極區丨2。 2而，在抹除的過程中，為了確保將上述漂浮閘極2 4 中先刖注入的電子完全吸出，通常抹除的時間會稍為長一 點 ^果Ί❼除了將先前注入的電子吸出之外，又吸出更 多的電子，而造成上述漂浮閘極2 4中產生電洞，甚至會使 之變成為空乏型（depieti〇n )電晶體，亦即，縱使未在 上述控制閘極28加上電壓，此電晶體即已導通（〇N )，此 即所謂過抹除（over erase )的問題。 為了解決此種過抹除的問題，有人提出一種分離閘極 快閃記憶單元，如第2圖及第3圖所示。 清參照第2圖及第3圖’第2圖係顯示習知分離閘極快 閃記憶單元的剖面圖；第3圖係顯示第2圖的等效電路示意 圖。在圖中’3為P型半導體基板；31為隧穿氧化物層；32 f漂序問極；33為閘間介電層；34為控制閘極；35為汲極 ϋ ’36為源極區，為堆昼閘極（stacked gate)電晶 體’ 4 2為隔離電晶體。此種分離閘極快閃記憶單元如同是 堆叠閘極電晶體40和一個加強型（enhancement)的隔 離電晶體42連接而成，其優點是：縱使上述堆疊閘極電晶 體40有過抹除（〇ver erase)的現象而呈現導通（〇N)狀 態’而上述隔離電晶體42並不會受上述漂浮閘極32的影 響’其乃能夠保持不導通（〇FF )狀態，進而確保運作的 正確性。

第5頁 448575 五、發明說明（3) 然而，上述習知分雜α 〇κι 77離閘極快閃記愧單元及習知快閃記 憶單元製造時不能以自動s+ m 〜爭 ^ ^ ^ β 助對準方式來製造，故會造成對不

準的間題，而無法符合記愔种 A .二》A制、* A 己隐體之南記憶容量及密度的需 求’而成為製造南記情玄甚-〜

%合量及咼密度之記憶體的瓶頸。且 由於上述習知分離閘榀，也pq H h M 〆 . ΤΊ極决閃記憶單元及習知快閃記憶單元 的漂浮閘極為平面狀，而甘主 而其表面積較小，故造成其耦合率 小’而減低程式化及抹除的性能。 有鑑於此，本發明之目的係為了解決上述問題，而提 供-種具有雙漂夺閑極之分離間極快閃記憶單元的製造方 法，適用於半導體基板上形成具有一隔離電晶體及二堆叠 閘極電晶體的分離閘極快閃記憶單元，且上述製造方法包 括下列步驟於上述半導體基板上形成閘極介電層及具有 二侧邊的遮蔽層，以界定出上述隔離電晶體的閘極；以上 述遮蔽層為罩幕，而於上述半導體基板上形成隧穿層；於 上述遮蔽層之二侧邊的隧穿層上形成導電間隔物，而成為 上述堆疊閘極電晶體的漂浮閘極；以上述遮蔽層及漂浮閘 極為罩幕，而植入雜質至上述半導體基板，以形成上述電 晶體的汲極和源極區，且當作位元線：去除上述遮蔽層； 於上述漂浮閘極、隧穿層及閘極介電層上形成閘間介電 層；以及於上述閘間介電層上形成控制閘極。 其中’上述閘極介電層為氧化物，而遮蔽層為氮化物 層。且上述隨穿層為氧化物’上述漂浮閘極及控制閉極為 複晶矽。又上述閘間介電層為氧化物-氮化物-氧化物所構 成。

第6頁 448575 五、發明說明（4) 且提供 的製造 及二堆 造方法 物層； 氮化物 物層為 板上形 氧化物 體的漂 入雜質 極區， 極、隧 及於上 其 成。 又 的構造 元，且 基板， 元的通 推植區 導電間 其 方法， 叠閘極 包括下 於上述 層，以 罩幕， 成隧穿 層上形 浮閘極 至上述 且當作 穿氧化 述閘間 中，上 提供一 ，適用 上述構 且於上 道區， 的通道 隔物之 中，上 種具有 適用於 電晶體 列步驟 閘極氧 界定出 去除上 氧化物 成複晶 ;以上 半導體 位元線 物層及 介電層 述閘間 雙漂浮 半導體 的分離 =於上 化物層 上述隔 述閘極 層；於 矽間隔 述氮化 基板， ;去除 閘極氧 上形成 介電層 閘極之 基板上 閘極快 述半導 的既定 離電晶 氧化物 上述氮 物’而 物層及 以形成 上述氮 化物層 控制閘 為氧化 種具有雙漂浮閘極之分離閘極快 於半導體基板上形成分離閘極快 造包括：二掺植區’分別形成於 述摻植區之間成為上述分離閘極 二導電間隔物’絕緣地分別設置 區上；以及一控制閘極，絕緣地 間的通道區及上述導電間隔物上 述導電間隔物係藉由隨穿氧化層 閃記憶單元 閃記憶單 上述半導體 快閃記憶單 於鄰接上述 設置於上述 〇 而絕緣地設 分離閘極快 形成具有一 閃記憶單元 體基板上形 位置形成具 體的閘極； 層，並於上 化物層之二 成為上述堆 漂浮閘極為 上述電晶體 化物層；於 上形成閘間 極。 閃記憶單元 隔離電晶體 ，且上述製 成閘極氧化 有二側邊的 以上述氮化 述半導體基 側邊的隧穿 叠閘極電晶 罩幕，而植 的ί及極和源 上述漂浮閘 介電層；以 物-氮化物-氧化物所構

4 48 5 7 5 五、發明說明（5) 置於上述通道區上’而上述控制閘極係藉由閘間介電層而 絕緣地設置於上述導電間隔物之間的上述通道區及導電間 隔物上。且上述閘間介電層為氧化物_氮化物_氧化物結 構’而上述導電間隔物及控制閘極為複晶石夕。 依據本發明之具有雙漂浮閘極之分離閘極快閃記憶單 元的製造方法及其構造，由於以自動對準方式來形成具有 二漂浮閘極的分離閘極快閃記憶單元，故能夠達到提高記 憶容量及密度，而符合記憶體之高記憶容量及密度的需 求。且由於漂浮閘極係由導電間隔物來形成’故其表面積 較大’而造成其耦合率增大，而可提高程式化及抹除的性 能。 為讓本發明之上述目的、特徵、和優點能更明顯易 懂’下文特舉較佳實施例，並配合所附圖式，作詳細說明 如下： 〔圖式簡單說明〕 第1圖係顯示習知快閃記憶單元的剖面圖； 第2圖係顯示習知分離閘極快閃記憶單元的剖面圖； 第3圖係顯示第2圖的等致電路示意圖； 第4圖係顯示本發明之具有雙漂浮閘極之分離閘極快 閃記憶單元的上視示意圖： 第5圖（a )至（g )係顯示沿著第4圖中V-V線所取的 剖面圖；以及 第δ圖係顯示第5圖所示之本發明之具有雙漂浮閘極之 分離閑極快閃記憶單元的構造的等效電路示意圖。

第8頁 448575 五、發明說明（6) 符號說明 3、5、10〜半導體基板； 1 2、3 6〜源極區； 1 4、3 5〜没極區； 1 6、58〜通道區； 2 0〜堆疊閘極； 22、31、53〜隧穿氧化物層； 2 4、3 2〜漂浮閘極； 2 6、3 3、5 6 ~開間介電層； 28 、34 、57~控制閘極； 5 1〜閘極介電層； 541、542〜導電間隔物（漂浮閘極）； 551、552〜摻植區（汲極/源極區，位元線）； 40、62、64〜堆疊閘極電晶體； 42、66〜隔離電晶體。 〔實施例〕 本發明的製造方法 請參照第4圖、第5圖（a )至（g )及第6圖，第4圖係 顯示本發明之具有雙漂浮閘極之分離閘極快閃記憶單元的 構造的上視示意圖；第5圖（a )至（g )係顯示沿著第4圖 中V-V線所取的剖面圖；以及第6圖係顯示第5圖所示之本 發明之具有雙漂浮閘極之分離閘極快閃記憶單元的構造的 等效電路示意圖。本發明之具有雙漂浮閘極之分離閘極快 閃記憶單元的製造方法係適用於半導體基板5 (例如P型或

448575 五、發明說明（7) N型半導體基板’而本實施例係以P型半導體基板為例）上 形成具有一隔離電晶體66及二堆疊閘極電晶體μ、64 (如 第5圖（g )及第6圖所示）的分離閘極快閃記憶單元，且 上述製造方法包括下列步驟。 步驟一 如第5圖（a)及（b)所示，於上述半導體基板5上形 成閘極介電層51及具有二側邊522的遮蔽層52，以界定出 上述隔離電晶體66的閘極。 例如，首先如第5圖（a)所示’於上述半導體基板5 上依序形成氧化物層51及氮化物層。然後如第5圖（匕）所 示’以微影技術（photolithography)及蝕刻技術來蝕刻 上述氮化物層’而形成上述遮蔽層52。 步驟二 如第5圖（c)所示’以上述遮蔽層52為罩幕，而於上 述半導體基板5上形成隧穿層53。 例如’以上述氮化物層52為罩幕，首先去除未被上述 氮化物層52遮蔽的氧化物層51，然後於上述半導體基板5 上形成隧氧化物層53。 步驟三 如第5圖（d)所示，於上述遮蔽層52之二侧邊522的 隨穿層53上形成導電間隔物541 '542 ’而成為上述堆疊閘 極電晶體62、64的漂浮閘極。 例如，首先沈積複晶層，接著以回蝕刻（etctl back )來敍刻上述複晶矽層，而形成間隔物（sidewall

第10頁 448575 五、發明說明（8) spacer )’然後予以分割成上述漂浮閘極541、542。 步驟四 如第5圖（e )所示，以上述遮蔽層5 2及漂浮閘極 541、542為罩幕’而植入雜質至上述半導體基板5，進而 形成二摻植區551、55 2，以分別形成上述電晶體的汲極和 源極區’且當作位元線。然後如第5圖（f )所示，去除上 述遮蔽層5 2。 例如’首先如第5圖（e )所示，以上述氮化物層52及 漂浮閘極541、542為罩幕，植入雜質（例如，砷離子）至 上述半導體基板5，而形成上述摻植區551、552，以分別 形成上述電晶體的汲極和源極區，且當作位元線。然後如 第5圖（f)所示’蝕刻去除上述氮化物層52。 步驟五 如第5圖（g)所示，於上述漂浮閘極541、542、隧穿 層5 3及閘極介電層51上形成閘間介電層5 6，然後於上述閘 間介電層56上形成控制閘極57。 例如，首先於上述漂浮閘極541、542、隧穿氧化物層 53及氧化物層51上沈積形成氧化物-氮化物-氧化物（ΟΝΟ )結構的介電層，以當作上述閘間介電層56，然後於上述 閘間介電層5 6上沈積複晶矽層，接著以微影技術及蝕刻技 術來蝕刻上述複晶矽層，而形成上述控制閘極57。 本發明的構造 請參照第4圖、第5圖及第6圖，第4圖係顯示本發明之 具有雙漂浮閘極之分離閘極快閃記憶單元的構造的上視示

4 48 57 5 五 '發明說明（9) 意圖；第5圖係顯示沿著第4圖中v — v線 =6圖係顯示第5圖所示之本發明之具有二 3極f夬閃B己憶單疋的構造的等效電路示意圖。本發明之 浮閘極之分離㈣快閃記憶單元的結構係適用於 半導體基板5 (例如Ρ型或Ν型半導體基板，而本實施 以ρ型半導體基板為例）上形成具有—隔離電晶體66及二 堆叠閘極電晶體62、64 (如第5目（g)及第6圖所示）的 分離閘極快閃記憶單元’且上述分離閘極快閃記憶單元的 結構包括：二摻植區551、552、二導電間隔物541、542以 及一控制閘極57。 ,上述摻植區55i、552係例如以離子植入砷離子而分別 形成於上述半導體基板5，且於上述摻植區551、552之間 成為上述分離閘極快閃記憶單元的通道區5 $。 上述導電間隔物5 41、5 4 2係絕緣地分別設置於鄰接上 述摻植區551 '552的通道區58上。例如可由複晶石夕製成， 且可藉由隧穿氧化層53而絕緣地設置於上述通道區58上。 上述控制閘極5 7係絕緣地設置於上述導電間隔物 541、542之間的通道區58及導電間隔物541、542上。例如 可由複晶矽製成’且可藉由閘間介電層（例如氧化物-氮 化物-氧化物結構（ΟΝΟ)構成）56而絕緣地設置於上述導 電間隔物541、542之間的通道區58及導電間隔物541 '542 上0 且如第6圖所示’本發明之具有雙漂浮閘極之分離閘 極快閃記憶單元的構造可構成二個堆疊閘極電晶體6 2、6 4

第頁 Λ 48 5 7 5 五、發明說明（10) 及—個加強型的隔離電晶體66。 浮閑極之分離問極快閃記憶單元 ^發明之具有雙漂 抹除的操作方式例如表—所示。 造之程式化' 讀取及

如上所述，依據本發明之 快閃記憶單元的製造方法及其 來死"成具有一漂洋閘極的分離 達到提高記憶容量及密度，而 迸度的需求。且由於漂浮閘極 其表面積較大，而造成其耦合 抹除的性能。 雖然本發明已以較佳實施 限定本發明，任何熟習此項技 神和範圍内，當可作更動與潤 當視後附之申請專利範圍所界 具有雙漂浮閘極之分離閘極 構造，由於以自動對準方式 閘極快閃記憶單元，故能夠 符合記憶體之高記憶容量及 係由導電間隔物來形成，故 率増大，而可提高程式化及 例揭露如上，然其並非用以 藝者’在不脫離本發明之精 飾’因此本發明之保護範圍 定者為準。

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Claims (1)

1. 4 48 5 7 5

   六、申請專利範圍 1. 一種具有雙漂浮閘極 造方法，適用於半導體基板 堆疊閘極電晶體的分離閘極 法包括下列步驟： 之分離閘極快閃記憶單元的製 上形成具有一隔離電晶體及二 快閃記憶單元，且上述製造方 上述基板上形成閉極介電層及具有二側邊的 遮蔽層，以界定出上述隔離電晶體的閘極； 以上述遮蔽層為罩幕，而於上述半導體基板上形成隧 、於上述遮蔽層之二側邊的隧穿層上形成導電間隔物， 而成為上述堆疊閘極電晶體的漂浮閘極； 、、以上述遮蔽層及漂浮閘極為罩幕，而植入雜質至上述 半導體基板，以形成上述電晶體的汲極和源極區，且+ 位元線； 田 去除上述遮蔽層； 於上述漂浮閘極、隧穿層及閘極介電層上形成閘間介 電層；以及 於上述閘間介電層上形成控制閘極。 2.如申請專利範圍第1項所述之具有雙漂浮閘極之分 ，閘極快閃記憶單元的製造方法，其中上述閘極介電層為 氧化物’而遮蔽層為氮化物層。 3 ·如申請專利範圍第1或2項所述之具有雙漂浮閘極之 分離閘極快閃記憶單元的製造方法’其中上述隧穿層為氧 化物。 4.如申請專利範圍第1或2項所述之具有雙漂浮閘極之

   448575 六、申請專利範圍 ' 分離閑極快閃記憶單元的製造方法，其中上述漂浮閘極為 複晶碎^ 5. 如申請專利範圍第1或2項所述之具有雙漂浮閘極之 分離閘極快閃記憶單元的製造方法，其中上述閘間介電層 為氧化物-氮化物-氧化物所構成。 6. 如申請專利範圍第1或2項所述之具有雙漂浮閘極之 分離閘極快閃記憶單元的製造方法，其中上述控制閘極為 複晶碎。 7 · —種具有雙漂浮閘極之分離閘極快閃記憶單元的製 造方法，適用於半導體基板上形成具有—隔離電晶體及二 堆疊閘極電晶體的分離閘極快閃記憶單元，且上述製造方 法包括下列步驟： 於上述半導體基板上形成閘極氧化物層； 於上述閘極氧化物層的既定位置形成具有二侧邊的氮 化物層，以界定出上述隔離電晶體的閘極； 以上述氮化物層為罩幕，去除上述閘極氧化物層，並 於上述半導體基板上形成隧穿氧化物層； 於上述氮化物層之二側邊的隧穿氧化物層上形成複晶 矽間隔物，而成為上述堆疊問極電晶體的漂浮開極； 、一以上述氮化物層及漂浮閘極為罩幕，而植入雜質至上 述半導體基板，以形成上述電晶體的汲極和源極區，且當 作位元線； 去除上述氮化物層； 於上述漂浮閘極、隧穿氧化物層及閘極氧化物層上形

   第15頁 448 5 75 六、申請專利範圍 成閘間介電層；以及 於上述閘間介電層上形成控制開極。 8. 如申請專利範圍第7項所述之具有雙漂浮閘極之分 離閘極快閃記憶單元的製造方法，其中上述閘間介電層為 氧化物-氮化物-氧化物所構成。 9. 一種具有雙漂浮閘極之分離閘極快閃記憶單元的構 造’適用於半導體基板上形成分離閘極快閃記憶單元，且 上述構造包括： 二摻植區，分別形成於上述半導體基板，且於上述摻 槙區之間成為上述分離閘極快閃記憶單元的通道區； 二導電間隔物，絕緣地分別設置於鄰接上述摻植區的 通道區上；以及 一控制閘極，絕緣地設置於上述導電間隔物之間的通 道區及上述導電間隔物上。 1 0 ·如申請專利範圍第9項所述之具有雙漂浮閘極之分 離閘極快閃記憶單元的構造，其中上述導電間隔物係藉由 _穿氧化層而絕緣地設置於上述通道區上。 Π .如申請專利範圍第9項所述之具有雙漂浮閘極之分 濉閘極快閃記憶單元的構造，其中上述控制閘極係藉由閘 問介電層而絕緣地設置於上述導電間隔物之間的上述通道 啟及導電間隔物上。 1 2.如申請專利範圍第9、1 0或11項所述之具有雙漂浮 閘極之分離閘極快閃記憶單元的構造，其中上述閘間介電 廣為氧化物-氤化物_氧化物結構。

   第16頁 448575 六、申請專利範圍 1 3.如申請專利範圍第9、1 0或11項所述之具有雙漂浮 閘極之分離閘極快閃記憶單元的構造，其中上述導電間隔 物為複晶ί夕。 1 4,如申請專利範圍第9、1 0或11項所述之具有雙漂浮 閘極之分離閘極快閃記憶單元的構造，其中上述控制閘極 為複晶妙。

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