TW446946B - Redundant decoder with fuse-controlled transistor - Google Patents

Description

4469 4 6 五、發明說明（1) 本發明係有關於一種冗餘解碼電路（redundant decoder)，特別有關於一種具有銘:絲控制型電晶體 (fuse-controlled transistor)之冗餘解碼電路。 在目前要求高密度記憶體如動態隨機存取記憶體陣列 的趨勢下，唯有依賴冗餘陣列（redundancy array)的設 計，方能對有瑕疵之記憔裝置進行修補以提高良率。如第 1圖所示，記憶陣列1 一般由列字元線W0、W1及行位元線 BS0等組成，其中，為避免瑕疵列或瑕疵行的產生導致整 個記憶陣列因瑕疵而報廢，因此目前的記憶陣列均有冗餘 裝置的設計，例如以冗餘列RW0、RW1來取代原瑕疵列W0、 W1，或以冗餘行位元線RBS0來取代原瑕疵行位元線BS0。 此外，如第2圖所示，一般傳統冗餘裝置之冗餘解碼 電路2係包括下列元件。首先依據第2圖，放電裝置 (discharging device)如一麵接至接地電位Vss之評值 NM0S 電晶體13 (evaluating NMOS device)，其閘極端 G1 係輕接一評值信號《^(evaluating signal)，其中，此 NM0S電晶體13在一評值週期下由評值信號0導通（turn on)以提供一放電（di scharge)至接地電位Vss之放電路徑 11 ° 一預充電裝置（precharging device)如一耦接至電源 (power source)電位Vcc之PM0S電晶體10，其閘極端G2係 耦接一預充電信號npre (precharging signal) ’其中’ 此PM0S電晶體10在一預充電週期下由預充電信號npre導通 (turn on)以提供一至電源（power source)電位Vcc之預充

第4頁 4 469 4 6 五、發明說明（2) 電電壓X。 一對鎔絲12、14 ’具有第一端A及第二端βΐ、B2，其 中第一端A耦接前述預充電裝置10之預充電電壓X。 一對Μ 0 S電晶體，如N Μ 0 S電晶體1 6、1 8，具有没極端 Β3、Β4、源極端C及閘極端G3、G4 ’其中，汲極端包3、64 分別耗接嫁絲12 ' 14之第二端Bl、B2，閘極端G3、G4耦接 互補位址位元〈s號對cx、cxn ’以由互補位址位元信號對 cx 'cxn之邏輯值如1或〇決定NMOS電晶體16、18導通與 否’源極端則耦接前述評值裝置13提供之放電路徑U。 依據前述傳統冗餘解碼電路2，當記憶陣列之記憶單 元（memory cell)有瑕疵時，則其對應之瑕疵位址位元 (address bit)如cxn之鎔絲14必須予以鎔斷而形成斷路， 嫁絲1 2則予以保留’之後’當一位址信號輸入時’若此位 址信號之位址位元為〇，則(^ = 〇，cxn=l，致使電晶體18導 通、電晶體1 6關閉’放電路徑11無法形成，此時’鎔絲 12、14之第一端A將維持在預充電電壓X之邏輯1信號，決 定電路15即依據該預充電電壓X之邏輯1信號輸出一冗餘旗 標（redundant flag)，藉此認定所輸入之位址信號為瑕庇 位址，並決定以對應瑕疵位址之冗餘記憶單元取代。 反之’若此位址信號之位址位元為1，則cx = l ’ cxn = 0 ’致使電晶體18關閉、電晶體16導通’放電路徑11 形成，此時，錄絲1 2、1 4之第一端A之電塵將沿該放電路 徑11被拉降至接地電位Vss，因此決定電路15不會輸出冗 餘旗標（redundant flag)，並認定所輸入之位址信號並非

第5頁 五、發明說明（3) 瑕疵位址。 然而前述傳統冗餘解碼電路2之問題在於，嫁絲〗2、 m放電路徑上，而鎔絲之阻值並不易控制，導致放電 speed)隨之受到影響，進而可能造成 1個電路無法運作。 μ 11據上述，本發明提供一種具有鎔絲控制型電晶體之 電路’包括：-雙穩態電路，用以輸出一互補信 板，一评值裝置，提供一放電路徑；一預充電裝置，提 預充電電麗；一第一對電晶體，具有第一#，耦接預 充電裝置之預充電電壓，第一閘極端’耦接互補信號對以 由互補k號對之邏輯值決定第一對電晶體導通與否，及第 二端；一第二對電晶體，具有第三端，耦接第一對電晶體 之第二端，第二閘極端，耦接一互補·位址位元信號對以由 互補位址位元信號對之邏輯值決定第二對電晶體導通與 否，及第四端，輕接評值裝置提供之放電路徑；及一錄絲 裝置，具有一耦接至一接地電位之鎔絲，且雙穩態電路係 依據鎔絲之鎔斷與否決定互補信號對之邏輯值。 以下配合圖式以及較佳實施例以說明本發明。 圈式簡單說明 第1圖為傳統之記憶陣列示意圖。 第2圖為傳統冗餘解碼電路之電路示意圖。 第3圈為本發明之一實施例中，具有鎔絲控制蜇電晶 體之冗餘解碼電路之電路示意圖。 第4圖為第3圖中雙穩態電路之内部示意圖。 446946 五、發明說明（4) 第5圖為本發明之另一實施例中，具有鎔絲控制型電 晶體之冗餘解碼電路之電路示意圖。 [符號說明] 卜記憶陣列；1 2、1 4~鎔絲；1 6、1 8〜NMOS電晶體；

10、13〜PMOS電晶體；15~決定電路；11〜放電路徑；120、 140〜NMOS 電晶體；16〇、180〜NMOS 電晶體；100、130~PMOS 電晶體；110〜放電路徑；200~雙穩態電路；cx、cxn〜互補 位址位元對；220〜鎔絲；230〜鎔絲裝置；201、203、 20 5~PMOS電晶體；207〜NMOS電晶體；209〜反向器；240~ NMOS電晶體。 實施例 以下利用第3、4圖說明本發明之一具有鎔絲控制型電 晶體之冗餘解碼電路之實施例，如在一般常用之動態隨機 存取記憶體中之冗餘解碼電路，其中各元件標號相同者係 代表相同功能之元件β 首先’請參考第3圖’冗餘裝置之冗餘解碼電路3係包 括下列元件。一雙穩態電路2〇〇，用以輸出一互補信號對 gf、ngf，其詳細電路請隨後參見第4圖，一放電裝置 (discharging device)，如一耦接至接地電位vss之評值 NMOS 電晶體130 (evaluating NMOS device)，其閉極端 G1係耗接一評值信號0(evaiuating signal)，其中，此 NMOS電晶艘130在一評值週期下由評值信號0導通（turri on)以提供一放電（di scharge)至接地電位Vss之放電路徑 110 »

4469 46 五、發明說明（5) 一預充電裝置（precharging device)如一耦接至電源 (power source)電位Vcc之PMOS電晶體100，其閘極端G2， 係輕接一預充電信號npre (precharging signal)，其 中，此PM0S電晶體100在評值週期前之預充電週期先由預 充電信號npre導通（turn on)以提供一至電源（p〇wer source)電位Vcc之預充電電壓X。 一對M0S電晶體’如NM0S電晶體1 20 ' 1 40，具有閘極 端G5、G6、第一端A’及第二端Bl1 、B2’ ，其中第一端 A’（如汲極）係耦接前述預充電裝置1 〇〇之預充電電壓X ;閘 極端G 5、G 6 ’則麵接互補信號對g f ' n g f以由互補信號對 gf、ngf之邏輯值0、1決定電晶體120、140導通與否。 另一對M0S電晶體，如NM0S電晶體160、180，具有第 三端B3’ 、B4’ 、第四端C，及閘極端G3’ 、G4，。其中，第三 端B3’ 、B4’（如汲極）係分別耦接NM0S電晶體160、180之第 二端ΒΓ 、B2’（如源極）；閘極端G3，、G4’ ，耦接互補位址 位元信號對cx、cxn以由互補位址位元信號對cx、cxn之邏 輯值如1或0決定NM0S電晶體160、180導通與否；第四端 C’（如汲極）則耦接前述放電裝置如評值NM0S電晶體1 30提 供之放電路徑11 0。 一鎔絲裝置230 ’具有一耦接至一接地電位Vss之鎔絲 220，且雙穩態電路2〇〇係依據鎔絲220之鎔斷與否來決定 互補信號對gf、ngf之邏輯值。 依據前述本發明實施例之冗餘解碼電路3，當記憶陣

列之記憶單元有瑕疫時，則其對應瑕蘇位址位元（a d d r e s s i I

4469 4 6 五、發明說明（6) b i t)如cxn之電晶體1 4 0必須予以關閉而形成斷路，電晶體 1 2 0則可予以導通’之後，當任一位址信號輸入時，若此 位址信號之位址位元為0，貝彳cx = 0，cxn=l，致使電晶體 1 8 0導通、電晶體1 6 0關閉，放電路徑11 0仍無法形成，此 時，電晶體對120、140之第一端A’將維持在預充電電壓X 之邏輯1信號，決定電路150即依據預充電電壓X之邏輯1信 號輸出一冗餘旗標（redundant flag)，藉此認定所輪入之 位址信號為瑕庇位址，並決定以對應瑕疫位址之冗餘記憶 單元取代。 反之，而當前述輸入之位址信號之位址位元為1，則 cx = l，cxn = 0，致使電晶體180關閉、電晶體160導通，放 電路徑110形成’此時，電晶體120、140之第一端A之電壓 將沿放電路徑Π 0被拉降至接地電位v s s邏輯〇信號，決定 電路150不會輸出冗餘旗標（re(jundant flag)，因此認定 所輸入之位址信號並非瑕疫位址。 請參閱第4圖’此雙穩態電路2〇〇之内部元件包括一對 並聯之電晶體如PMOS電晶體201、2 03，耦接於鎔絲裝置之 鎔絲220與電源電位Vcc之間，一對串聯之電晶體如pM〇s電 晶體205與NMOS電晶體207，耦接於電源電位Vcc與接地電 位Vss之間’其中，串聯之電晶體2〇5、2〇7具有一串接節 點E，鎔絲220與並聯之電晶體2〇1、2〇3間具有一控制節點 D ’其耗接於串聯電晶體2〇5、2〇7之閘極，且並聯之電晶 體201、203中之—電晶體如2〇3 ’其閘極耦接串聯電晶體 205、207之串聯節點E ;而並聯之電晶體2(^、2〇3中之另

4469 4-6 五、發明說明（7) 一電晶體如201 ’其閘極則麵接一電源驅動信號bf (power u p s i g n a 1) ’用以決定該雙穩態電路之初始狀態，例如’ 在電源驅動信號bf值為0時，電晶體201被予以導通，使控 制節點D因被預充電而產生一值為1之初始值，進而驅動此 雙穩態電路200 ’其透過串聯節點E使輸出之信號gf具有一 值為0之初始值’並透過反向器209輸出互補信號ngf。 其中’當錄絲2 2 0未被銘斷時，節點D被拉降至接地電 位Vss，使串聯之電晶體對中，電晶體207關閉、電晶體 205導通，使輸出之信號gf保持在接近電源電位vcc而形成 邏輯1信號，互補信號ngf則為邏輯0信號，藉此，第3圖之 電晶體120導通、電晶體140關閉（如同傳統被錄斷之嫁絲 14) ° 反之’當鎔絲220被鎔斷時，節點D未被拉降至接地電 位Vss而保持在接近電源電位Vcc，因而使串聯之電晶體對 中’電晶體207導通、電晶體205關閉，使輸出之信號gf保 持在接近接地電位Vss而形成邏輯0信號，互補信號ngf則 為邏輯1信號’藉此，第3圖之電晶體1 2 0關閉（如同傳統被 鎔斷之鎔絲1 2 )、電晶體1 4 0導通。 請參閱第5圖’其說明本發明之另一具有鎔絲控制型 電晶體之冗餘解碼電路5之實施例’其中各元件標號相同 者係代表相同功能之元件’於此不再贅述。 本實施例之特徵為’錄絲裝置2 3 0於錄絲2 2 〇斑接地 電位Vss之間另加入一電晶體240如NM0S電晶體，其目的在 於以不必鎔斷鎔絲2 2 0之方式對冗餘解碼電路5進行測^。

* 4469 4 6 五、發明說明（8) η 在正常操作狀料，預測試信號被偏麼至邏輯 〇之接地電位，使互補預測試信號npretest成為邏輯】之高 電位组ί 地電位之電晶體24G因而被予以導通，此 Γ 鎔斷與否即可用來決定互補信號對之邏輯 而扁4 Λ # W ^ 隐來取代瑕疵之記憶單元。 進預測试狀態以檢測冗餘解碼器之操作是否正 常2：使預測試信號被偏壓至邏輯1之電源電位，使互 補預測试信號npretest成為遴蛏η > μ + 位之電晶體240因而被予成以為關邏位，㈣接地電 狀態下^絲料情形，因此^ H作 :值，並決定是否以冗餘記憶單元來取代邏 ^述本發明之冗餘解碼電路之優點 上以電晶體取代鎔絲，使冗餘解隹於在放電路徑 響，且鎔絲數目亦因此減少一半此外不，鎔，阻值的影 絲的情形下對冗餘解碼電路進行預測試]亦可在不鎔斷鎔 雖然本發明已以較佳實施例揭露如 限定本發明，任何熟習此項技藝者&=非用以 神和範圍” ’當可作更動與潤飾，因此之精 當視後附之申請專利範圍所界定者為準。發 保瘦範圍 第il頁

Claims (1)

1. 種具有錄絲控制型電晶體之冗 括： 一雙穩態電路，用以輸出一互補信號對； 一放電裝置，於一評值週期下導通以提供一放電路 徑； 一預充電裝置，於該評值週期前之一預充電週期下導 通以提供一預充電電壓： 一第一對電晶體，具有第一端，耦接該預充電裝置之 預充電電壓，第一閘極端，耦接該互補信號對以由該互補 信號對之邏輯值決定該第一對電晶體導通與否，及第二 一 端； 一第一對電晶體，具有第三端，耦接該第一對電晶體 之第二端，第二閘極端，耦接一互補位址位元信號對以由 該互補位址位元信號對之邏輯值決定該第二對電晶體導通 與否，及第四端，耦接該放電裝置提供之放電路徑丨及 一嫁絲裝置’具有一鎔絲’耦接該雙穩態電路以由該 嫁絲之嫁斷與否決定該互補信號對之邏輯值。 2. 如申請專利範圍第1項所述之電路，其中，該放電 裝置為搞接一接地電位之NM〇s電晶體，其閘極端耦接一評 值k號’用以於一評值週期下導通而提供一放電路徑。 3. 如申請專利範圍第1項所述之電路，其中，該預充 電裝置為一耦接電源電位之pM〇s電晶體，其閘極耦接一預 充電信號’用以於該評值週期前之一預充電週期下導通旅 提供一預充電電壓。

第12頁 4469 4 6 六、申請專利範圍 4. 如申請專利範圍第1項所述之電路，其中，該第〜 對電晶體為NMOS電晶體。 5. 如申請專利範圍第1項所述之電路，其中，該第二 對電晶體為NMOS電晶體。 6. 如申請專利範圍第1項所述之電路，其中，該録絲 耦接一接地電位。 7 _如申請專利範圍第1項所述之電路，其中，該鎔絲 耦接一接地之電晶體。 8. 如申請專利範圍第7項所述之電路，其中，該接地 之電晶體為一NMOS電晶體，其問極耦接一互補預測試信 號。 9. 如申請專利範圍第1項所述之電路，其中，該雙穩 態電路包括： & 一對並聯之電晶體，由一第一PM〇S電晶體及第二PM〇s 電晶體組成’其耦接於該鎔絲裝置之鎔絲及一電源電位之 間’該對並聯之電晶體與該鎔絲之間具有—控制節點，其 中該第一PM0S電晶體之閘極耦接一電源驅動信號以決定讀 雙穩態電路的初始狀態；及 < 一對_聯之電晶體，由第三PM0S電晶體及一NMOS電晶 體組成，該第三PM0S電晶體及一NM〇s電晶體之間具有一串 聯節點’其中，t玄控制節點輕接該第三剛31晶體及酬s 電晶體的問極’且該串聯節點叙接該第二闇電晶體之閘

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