TW442944B - Fabricating method of metal oxide semiconductor transistor - Google Patents
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A7 B7 4429 4 4 4969twf.doc/0 08 五、發明說明(ί ) 本發明是有關於一種半導體元件之製造方法,且特別 是有關於一種雙重臨限電壓製程(Dual Threshold Voltage Process)結合局部通道植入製程(Local Channel Implant Process )的金氧半(Meta丨-Oxide Semiconductor, MOS ) 電晶體之製造方法 習知金氧半電晶體的製造,係在基底中先形成場氧化 層以定義出主動區後,再進行離子植入步驟,以於主動區 中形成井區(Well),並於井區中形成全面性的二植入區 以分別做爲調整臨限電壓(Threshold Voltage; VT)和抗 擊穿(Anti-punchthrough)之用,之後於基底上形成閘極, 並於閘極的側壁形成間隙壁,而在閘極兩側下方的基底中 形成具有淡摻雜汲極(LDD)結構的源極/汲極區,其中做 爲抗擊穿之用的植入區位於源極/汲極區下方,此植入區 舆源極/汲極之間存在一接合電容(Junction Capacitance ), 而此接合電容會影響元件的效能。 隨著元件積集度的提高以及線寬的縮小,當製程進入 0.25微米以下時,淺溝渠隔離結構已是必須之元件隔離結 構。然而,以淺溝渠隔離結構取代場氧化層做爲元件隔離 結構,卻會使元件的特性產生不同的結果。 習知以場氧化層做爲元件隔離結構時,隨著閘極之長 度(即通道長度)的增加,會提高電晶體的臨限電壓,此 即爲短通道效應(Short channei Effect; SCE);而隨著 閘極寬度的增加’會降低電晶體的臨限電壓,此即爲窄通 道效應(Narrow Channel Effect ; NCE)。然而改以淺溝 3 本紙張尺度適用巾國國家標準(CNS)A^規格(21〇x 297公釐) ------Μ-------裝----訂 -----* 線}— (請先間讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作杜印製 經濟部智慧財產局員工消費合作社印製
4429 4 A 4969twf.doc/008 ___B7_ ______ 五、發明說明( 渠隔離結構做爲元件隔離結構時,隨著閘極之長度的增 加,電晶體的臨限電壓會先增加再降低,此種現象與場氧 化層的結果不同,而此現象稱之爲反短通道效應(Reverse Short Channel Effect ; R-SCE):而隨著閘極寬度的增加, 反而會造成電晶體的臨限電壓上升,此現象稱之爲反窄通 道效應(Reverse Narrow Channel Effect ; R-NCE )。 由於使用淺溝渠隔離結構會有反短通道效應和反窄通 道效應,因此在設計具有不同臨限電壓的電晶體時,比如 雙重臨限電壓製程,會增加閘極設計的困難度,且不易控 制元件的效能。 當線寬到達0.5微米以下時,隨著尺寸的減小,反窄 通道效應的影響顯得愈來愈大。尤其是0.35微米以下之製 程,會對元件造成相當嚴重之影響。習知利用全面性植入 法,調整臨限電壓(VT)與抗擊穿效應的效果,漸漸地因 反窄通道效應產生而失效,造成臨限電壓(vT)無法達到 期望値,使得金氧半電晶體無法維持正常之操作^例如因 臨限電壓(VT)下降而造成次臨限電流(Subthreshold Current)增加,導致元件之可靠性(Reiiabinty)變差, 降低良率。 有鑑於此’本發明提供一種雙重臨限電壓製程結合局 部通道植入製程的金氧半電晶體之製造方法,可以降低接 面電容,以提高元件的工作效能。 再者,本發明提供一種配合以淺溝渠隔離結構做爲元 件隔離結構之金氧半電晶體的製造方法,可避免反窄通道 4 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) I I St n 1 If n n 線. 4429 4 4 4^69twf.doc/0〇8 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明(勹) 效應,使0.25微米以下之製程’仍可維持電晶體之臨限電 壓於可用之範圍,以增加產品之可靠性。 本發明提出一種金氧半電晶體之製造方法,其係在已 形成淺溝渠隔離結構的基底上’形成厚度不同的第一閘極 氧化層和第二閘極氧化層,之後在基底中形成複數個井 區,井區之間以淺溝渠隔離結構做爲電性隔離,這些井區 包括對應於第一閘極氧化層的第一 P井和第一 N井,對應 於第二閘極氧化餍的第二P井和第二N井;接著,在第一 和第二閘極氧化層上形成具有開口的罩幕圖案層,而此開 口暴露出上述井區之一的通道區;以此罩幕圖案層爲離子 植入罩幕,進行局部通道離子植入製程,用以於開口下方 的井區之一形成二植入區,以分別用於調整臨限電壓和抗 撃穿之用,之後再剝除罩幕圖案層;重覆上述形成罩幕圖 案層、進行局部通道離子植入製程和剝除罩幕圖案層的步 驟,繼續依序在其餘之井區中的通道區分別形成用於調整 臨限電壓和抗撃穿之用的二植入區;最後在基底上形成閘 極和在基底中形成源/汲極區。 本發明提出一種金氧半電晶體之製造方法,其係在形 成淺溝渠隔離結構的基底上形成第一閘極氧化層和第二閘 極氧化層,之後在基底中形成第一井和第二井,其分別對 應於第一閘極氧化層和第二閘極氧化層,並於第一井和第 二井中同時形成全面性的第一植入區和第二植入區,以分 別做爲調整臨限電壓和抗擊穿之用,其中第一井和第二井 的導電型相同,接著繼續在基底中形成第三井和第四井, 5 (請先閱讀背面之注意事項再填寫本頁) 政 訂----- 線. 本紙張尺度適用中國國家標準(CNS)A4規格(210 x 297公釐) 4 42 9 4 4 4969twf_doc/008 A7 B7 五、發明說明) 其分別對應於第一閘極氧化層和第二閘極氧化層,並於第 三井和該第四井中同時形成全面性的第三植入區和第四植 入區,以分別做爲調整臨限電壓和抗擊穿之用,其中第三 井和第四井的導電型相同,但與第一井和第二井相反,接 著進行局部通道離子植入製程,用以在第一井和第三井中 的通道區形成第五植入區和第六植入區,以分別做爲調整 臨限電壓和抗擊穿之用,並用以避免因使用淺溝渠隔離結 構而帶來的反窄通道效應,最後,在基底上形成閘極和在 基底中形成源/汲極區。 在以淺溝渠隔離結構爲元件隔離結構的佈局中,本發 明利用局部通道植入的方式’在對應於閘極下方選擇性地 植入特定能量及濃度之離子,可有效地避免臨限電壓隨著 鬧極寬度尺寸變小而降低,故可改善反窄寬度效應之影 響,增加產品之良率。此外,所形成的植入區並不會延伸 至後續形成的源/汲極區下方,故可有效降低在源/汲極區 與基底間的接合電容。 爲譲本發明之上述和其他目的、特徵、和優點能更明 顯易懂’下文特舉較佳實施例,並配合所附圖式,作詳細 說明如下: 圖式之簡單說明: 第1圖係繪不一種積體電路晶方的主要佈局; 第2A圖至第2F圖係繪示根據本發明一較佳實施例之 一種金氧半電晶體之製造流程剖面圖;以及 第3A圖至第3E圖係繪示根據本發明另一實施例之一 6 本紙張尺度適用中國國家標準(CNS)A4規袼<210 X 297公釐) ------Γ----,---裝!----訂---------線; {請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 4429 4 4 4969twf,d〇c/008 A7 B7 五、發明說明(t) 種雙重臨限電壓製程結合局部通道植入製程,以形成金氧 半電晶體的製造流程之剖面圖。 圖式之標記說明: 110 :核心區 120 :輸出/輸入(I/O)區 200 ' 300 ·基底 202、302 :淺溝渠隔離結構 204a、3 04a :薄閘極氧化層 2〇4b、304b :厚閘極氧化層 206、306 :核心區的N井 320 :核心區的P井 308 :輸出/輸入區的N井 322 :輸出/輸入區的P井 208 210 212 214 318 216 335 218 230 ' 238 334 、 340 232 ' 240 通道區 234 、 242 (請先間讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 222 332 224 341 226 整臨限電壓的植入區 220 、 228 、 236 、 244 穿遂的植入區 246 ' 346 248 ' 348 250 ' 350 罩幕圖案層 光阻圖案層 開口 310、324、336、342 :用於調 312、326、338、344 :用於抗 閘極 間隙壁 源極/汲極區 ''裝--------訂---------線. 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) “ 更正 /補充 丨4〇81號銳明書修正頁 A7 B7 修正日期9ϋ/ι/2 五、發明說明(fc) 第一實施例 (請先閱讀背面之注意事項再填寫本頁) 在雙重臨限電壓製程中,本發明係利用局部通道植入 製程來解決因使用淺溝渠隔離結構而帶來的反窄通道效 應。 如第1圖所示,一般的積體電路晶方(Chip )可以分 爲核心(Core)區110和輸出/輸入(I/O)區120。由於 核心區110與輸出/輸入區120的工作電壓不同,因此在 電晶體的設計上亦有所不同。通常核心區U0的工作電壓 較低,而輸出/輸入區120的工作電壓較高,故核心區110 的閘極氧化層較輸出/輸入區120的閘極氧化層爲蓋。 第2A圖至第2F圖所示,係爲根據本發明一較佳實施 例之一種雙重臨限電壓製程結合局部通道植入製程,以形 成金氧半電晶體的製造流程之剖面圖。 經濟部智慧財產局員工消費合作社印製 請參照第2A圖,提供一基底200,比如是半導體矽 基底’並在基底200中形成淺溝渠隔離結構202,以定義 出主動區和非主動區。接著分別於核心區110和輸出/輸 入區120的基底200上形成厚度不同的閘極氧化層204a 和204b,其中閘極氧化層204a的厚度較閘極氧化層204b 的厚度爲薄。在此,閘極氧化層204a和204b的形成方法, 比如是利用熱氧化法先於基底200表面進行第一階段的氧 化層之形成,其厚度比如是約95埃,再形成光阻層覆蓋 欲形成厚閘極氧化層的地方,然後進行蝕刻製程至暴露出 基底200的表面’再將光阻層剝除;之後利用熱氧化法於 基底200表面進行第二階段氧化層之形成,使得於裸露的 本紙張尺度適用中國國家標準(CNS)A4規格(21〇 χ 297公髮)
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4969twf.doo/00S A7 B7 五、發明說明(7 ) 基底2〇〇表面形成厚度約爲65A的薄閘極氧化層204a, 而欲形成厚閘極氧化層的區域繼續使氧化層的厚度增加至 約120埃,而成爲如圖所示之閘極氧化層2〇4b。 之後,於基底200中形成井區,再進行局部通道植入 製程。其中井區可分爲P井208和212以及N井206和210。 而局部通道植入製程係分成數區分次進行,因爲在核心區 110的P井208、核心區110的N井206、輸出/輸入區120 的P井212和輸出/輸入區120的N井210,其調整啓始電 壓的方式不同且抗擊穿的程度亦不同,故使製程條件均不 同。在此實施例中’其依次進行局部通道植入製程的井區 依序爲核心區110的N井206、核心區11〇的p井;208、 輸出/輸入區120的N井210和輸出/輸入區120的P井212, 如以下第2B圖至第2E圖所示’然本發明並不限定需以上 述的次序進行,其次序可任意更換。 接著請參照第2B圖,在閘極氧化層204a和204b上 形成一層罩幕圖案層2H,其中罩幕圖案層214的材質比 如是光阻,在此罩幕圖案層214中形成有開口 216,此開 口 216對應於將形成之P型半氧半電晶體(pm〇S)的通 道區。之後,以此罩幕圖案層214爲離子植入罩幕,進行 局部通道植入製程,以在開口 216下方之基底200的N井 206中形成用於調整臨限電壓的植入區218和用於抗擊穿 的植入區220。 如以線寬〇_25微米的製程爲例,由於N井206係用 於形成PMOS,因此局部通道植入製程中所使用的摻質爲 9 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先間讀背面之注意事項再填寫本頁) /裝--------訂--------•線. 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 4429 4Λ
4969twf.doc/00S 五、發明說明(裏) N型,其離子植入的方法比如分別是以能量約爲160_ 230KeV、劑量約爲 3E12-7E12 Atoms/cm3 之砷(As)離子以 及能量約爲40-70KeV、劑量約爲1E12-3E12 Atoms/cm3之 磷(P)離子植入於N井206中,以形成局部的植入區218 和 220。 接著請參照第2C圖,於剝除罩幕圖案層214後,繼 續在閘極氧化層204a和204b上形成另一層罩幕圖案層 222,其中罩幕圖案層222的材質比如是光阻,在此罩幕 圖案層222中形成有開口 224,此開口 224對應於將形成 之N型金氧半電晶體(NMOS)的通道區。之後,以此罩 幕圖案層222爲離子植入罩幕,進行局部通道植入製程, 以在開口 224下方之基底200的P井208中形成用於調整 臨限電壓的植入區226和用於抗擊穿的植入區228。 如以線寬0.25微米的製程爲例,由於P井208係用 於形成NMOS,因此局部通道植入製程中所使用的摻質爲 P型,其離子植入的方法比如分別是以能量約爲60-90KeV、劑量約爲5E12-8E12 Atoms/cm3之硼離子(B+)以及 能量約爲40-60KeV、劑量約爲1E12-4E12 Atoms/cm3之氟 化硼離子(BF/)植入於P井208中,以形成局部的植入區 226 和 228 ° 接著請參照第2D圖,於剝除罩幕圖案層222後,繼 續在閘極氧化層2〇4a和204b上形成另一層罩幕圖案層 23〇,其中罩幕圖案層23〇的材質比如是光阻,在此罩幕 圖案層23〇中形成有開口 232,此開口 232對應於將形成 10 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -------------!}裝--------訂------線、J (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作杜印製 4429 A 4 A7 4969twf. doc/〇〇8 _-21 五、發明說明($ ) 之PMOS的通道區。之後’以此罩幕圖案層230爲離子植 入罩幕,進行局部通道植入製程’以在開口 232下方之基 底200的N井210中形成用於調整臨限電壓的植入區234 和用於抗擊穿的植入區236。 至於此部份之局部通道植入製程的條件’則視選用的 線寬製程和PMOS欲承受的工作電壓’而調整離子植入條 件,在此不多做說明。 λ 接著請參照第2Ε圖’於剝除罩幕圖案層230後,繼 續在閘極氧化層204a和204b上形成另一層罩幕圖案層 238,其中罩幕圖案層238的材質比如是光阻,在此罩幕 圖案層23S中形成有開口 240,此開口 24〇對應於將形成 之NMOS的通道區。之後,以此罩幕圖案層238爲離子植 入罩幕,進行局部通道植入製程,以在開口 240下方之基 底200的P井212中形成用於調整臨限電壓的植入區242 和用於抗擊穿的植入區244。 由於在上述的局部通道植入製程中,依序有罩幕層 214、222、230和238的遮蔽’因此進行局部通道植入步 驟時,僅將摻質選擇性地依序導入開口 216、224、232和 240下方之基底200中的井區,而開口 216、224 ' 232和 240處係爲預設彤成閘極的區域,並不包括形成源/汲極的 區域。 接著請參照第2F圖,去除罩幕圖案層238以暴露出 閘極氧化層204a和204b。之後於閘極氧化層204a和204b 上形成閘極246 ’並於閘極246的側壁形成間隙壁248, 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公楚〉 (請先閱讀背面之注意事項再填寫本頁) -el ϋ 1· 訂----- 4429 4 4 4969twf.doc/008 A7 B7 五、發明說明(e°) 且於閘極246兩側下方的井區中形成具有淡摻雜汲極結構 的源極/汲極區250。由於此部份非關本發明之重點,在此 不詳細說明。 在本發明中,在以淺溝渠隔離結構爲元件隔離結構的 前提下,將雙重臨限電壓製程結合局部通道植入製程來製 造金氧半電晶體,其電性測試結果顯示可解決反窄通道效 應和反短通道效應的問題,意即電晶體的臨限電壓會隨著 閘極之長度(即通道長度)的增加而增,且隨著閘極寬度 的增加而降低。故在設計雙重臨限電壓的元件時,可以提 高元件的可靠度。此外,本發明還可應用於靜電放電 (Electrostatic Discharge; ESD)保護裝置。 第二實施例 第3A圖至第3E圖係繪示本發明另一實施例之一種雙 重臨限電壓製程結合局部通道植入製程,以形成金氧半電 晶體的製造流程之剖面圖,用以來解決因使用淺溝渠隔離 結構而帶來的反窄通道效應。 首先請參照第3A圖,提供基底300,並在基底300 中形成淺溝渠隔離結構3〇2’以定義出主動區和非主動區。 接著分別於核心區和輸出/輸入區的基底300上形成厚度 不同的閘極氧化層3〇4a和304b,其中閘極氧化層3〇4a @ 厚度較閘極氧化層3〇4b的厚度爲薄,而其形成方法如第 一實施例所述,在此不多做說明。 接著,分別進行井區的形成,以及全面性的調整臨限 電壓和抗擊穿之離子植入製程。比如先進行N型離子的植 12 i I I I I L I---- I illllll^-II —-----線 (請先閱讀背面之注音?事項再填寫本I) 經濟部智慧財產局員工消費合作社印製 i紙張尺度綱巾關家標準(CNS)A4規格(210 X 297公釐) A7 B7 4969twf,doc/008 五、發明說明((() 入,其形成方法比如先於閘極氧化層304a和3〇4b上形成 一層光阻圖案層318,其暴露出核心區和輸出/輸入區欲形 成N井的區域,之後以此光阻圖案層31S爲離子植入罩幕, 用以於核心區形成N井306、於輸出/輸入區形成N井3〇8, 並於N井306和308中分別形成用於調整臨限電壓的植入 區310和用於抗擊穿的植入區312。 接著請參照第3B圖,剝除光阻圖案層318後,繼續 進行P型離子的植入,其進行的步驟比如是先於閘極氧化 層3(Ma和3(Mb上形成另一層光阻圖案層332,其暴露出 核心區和輸出/輸入區欲形成P井的區域,之後以此光阻 圖案層332爲離子植入罩幕,用以於核心區形成P井320、 於輸出/輸入區形成P井322,並於P井3;20和322中分別 形成用於調整臨限電壓的植入區324和用於抗擊穿的植入 區 326。 其中,N型離子的植入製程和P型離子的植入製程之 順序亦可以做更動。 接著於剝除光阻圖案層332後,進行核心區的局部通 道植入製程,用以避免使用淺溝渠隔離結構而帶來的反窄 通道效應。至於輸出/輸入區的部份,由於輸出/輸入區的 積集度較小線寬較大,故輸出/輸入區沒有反窄通道效應, 因此可以不須進行局部通道植入製程。 請參照第3C圖,於閘極氧化層3〇4a和304b上形成 另一層光阻圖案層B34,其暴露出核心區之N井306的通 道區335,之後以此光阻圖案層334爲離子植入罩幕,用 13 本紙張尺度適用中國國家標準(CNS)A4規格X 297公釐) --ilILII—ϊι -------訂--I------線 ^,--4 (請先閱讀t面之註意事項再填寫本頁} 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作杜印製 '4429 4 4 A7
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五、發明說明((M 以於核心區的N井3〇6中形成用於調整臨限電壓的局部植 入區3:36和用於抗擊穿的局部植入區338。 接著請參照第3D圖,於剝除光阻圖案層334後,繼 續於閘極氧化層304a和304b上形成另一層光阻圖案層 340,其暴露出核心區之P井320的通道區341,之後以此 光阻圖案層34〇爲離子植入罩幕,用以於核心區的P井320 中形成用於調整臨限電壓的局部植入區342和用於抗撃穿 的局部植入區344。 上述之調整臨限電壓的局部植入區336和342以及用 於抗擊穿的局部植入區338和344之形成順序,亦可以做 更動。 接著請參照第3E圖,去除罩幕圖案層340以暴露出 閘極氧化層304a和304b。之後於閘極氧化層304a和304b 上形成閘極346,並於閘極346的側壁形成間隙壁348, 且於閘極346兩側下方的井區中形成具有淡摻雜汲極結構 的源極/汲極區350。由於此部份非關本發明之重點,在此 不詳細說明。 由上述本發明較佳實施例可知,應用本發明具有下列 優點: 1.在以淺溝渠隔離結構爲元件隔離結構的佈局中, 本發明利用局部通道植入的方式,在閘極下方選擇性地植 入特定能量及濃度之離子,可有效地避免臨限電壓隨著閘 極寬度尺寸變小而降低,故可改善反窄寬度效應之影響, 增加產品之良率。 14 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁)
· I I I I Α7 ΤΓ 4429 4 4 4969twf.d〇c/008 _Β7_ 五、發明說明(f) 2. 本發明進行調整臨限電壓和抗擊穿的植入步驟 時,僅將摻質選擇性地植入欲形成閘極的區域下方的基底 中,摻質並不會延伸至後續形成的源/汲極區下方,故可 有效降低在源/汲極區與基底間的接合電容。 3. 由於源/汲極區與基底間的接合電容較低,因此可 降低閘極時間延遲,增加元件之效能。 4. 本發明之雙重臨限電壓製程結合局部通道植入製 程,與習知的製程相較,並不需增加其他光罩和其他步驟, 故不會造成製程成本的增加。 雖然本發明已以較佳實施例揭露如上,然其並非用以 限定本發明,任何熟習此技藝者,在不脫離本發明之精神 和範圍內,當可作各種之更動與潤飾,因此本發明之保護 範圔當視後附之申請專利範圍所界定者爲準。 (請先閱讀背面之注意事項再填寫本頁) 政---- 訂---------線, 經濟部智慧財產局員工消費合作杜印製 5 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐)
Claims (1)
- 經濟部智慧財產局員工消費合作社印製 4429 4 4 as B8 4969twf.doc/008 搜 六、申請專利範圍 1. 一種金氧半電晶體之製造方法,包括: 提供一基底,在該基底中形成一淺溝渠隔離結構; 在該基底上形成一第一閘極氧化層和一第二閘極氧化 層; 在該基底中形成複數個井區,該些井區之間以該淺溝 渠隔離結構做爲隔離,該些井區包括對應於該第一閘極氧 化層的一第一 P井和一第一 N井,對應於該第二閘極氧化 層的一第二P井和一第二N井; 在該第一閘極氧化層和該第二閘極氧化層上形成一罩 幕圖案層,該罩幕圖案層具有一開口暴露出該些井區之一 的通道區; 進行一局部通道離子植入製程,用以於該開口下方的 該些井之一形成二植入區,以分別用於調整臨限電壓和抗 擊穿之用; 剝除該罩幕圖案層; 重覆上述形成該罩幕圖案層、進行該局部通道離子植 入製程和剝除該罩幕圖案層的步驟,繼續依序在其餘之該 些井區中的通道區分別形成用於調整臨限電壓和抗擊穿之 用的二植入區;以及 在該基底上形成一閘極和在該基底中形成一源/汲極 區。 2. 如申請專利範圍第1項所述金氧半電晶體之製造 方法,其中該第一閘極氧化層和該第二閘極氧化層的厚度 不同。 16 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) ^---V---_---裝··-------訂---------線, (請先閱讀背面之注意事項再填寫本頁) 4429 4 d A8 B8 4969twf.doc/008 JJo 六、申請專利範圍 3. 如申請專利範圍第1項所述金氧半電晶體之製造 方法,其中該第一閘極氧化層係對應於核心區,該第二閘 極氧化層係對應於輸出/輸入區。 4. 如申請專利範圍第1項所述金氧半電晶體之製造 方法,其中該罩幕圖案層包括光阻層。 5. —種金氧半電晶體之製造方法,適用於雙重臨限 電壓製程,包括: 提供一基底,在該基底中形成一淺溝渠隔離結構; 在該基底中形成複數個井區,該些井區之間以該淺溝 渠隔離結構做電性隔離; 在該基底上形成一罩幕圖案層,以該罩幕圖案層爲離 子植入罩幕,進行一局部通道離子植入製程,用以於該些 井之一的局部區域形成二植入區; 剝除該罩幕圖案層; 重覆上述形成該罩幕圖案層、進行該局部通道離子植 入製程和剝除該罩幕圖案層的步驟,繼續依序在其餘之該 些井區中的局部區域分別形成二植入區;以及 在該基底上形成一閘極和在該基底中形成一源/汲極 。 6. 如申請專利範圍第5項所述金氧半電晶體之製造 方法,其中該些井區中的局部區域係指通道區。 7. 如申請專利範圍第5項所述金氧半電晶體之製造 方法,其中該些井區包括至少一 P井和至少一 N井。 8. 如申請專利範圍第5項所述金氧半電晶體之製造 本紙張尺度適用中國囤家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) '裝--------訂----- 線· 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8 4429 4 4 4969twf.doc/008 六、申請專利範圍 方法,其中該罩幕圖案層包括光阻層。 9. —種金氧半電晶體之製造方法,包括: 提供一基底,在該基底中形成一淺溝渠隔離結構; 在該基底上形成一第一閘極氧化層和一第二閘極氧化 層; 在該基底中形成一第一井和一第二井,該第一井和該 第二井分別對應於該第一閘極氧化層和該第二閘極氧化 層,並於該第一井和該第二井中同時形成全面性的一第一 植入區和一第二植入區,以分別做爲調整臨限電壓和抗擊 穿之用,其中該第一井和該第二井的導電型相同; 在該基底中形成一第三井和一第四井,該第三井和該 第四井分別對應於該第一閘極氧化層和該第二閘極氧化 層,並於該第三導電井和該第四導電井中同時形成全面性 的一第三植入區和一第四植入區’以分別做爲調整臨限電 壓和抗撃穿之用’其中該第三井和該第四井的導電型相 同,但與該第一井和該第二井相反; 進行一局部通道離子植入製程’用以在該第一井和該 第三井中的通道區形成一第五植入區和一第六植入區,以 分別做爲調整臨限電壓和抗擊穿之用;以及 在該基底上形成一閘極和在該基底中形成一源/汲極 區。 10. 如申請專利範圍第9項所述金氧半電晶體之製造 方法,其中該第一閘極氧化層和該第二閘極氧化層的厚度 不同。 18 (請先閱讀背面之注意事項再填寫本頁) 袭 !|訂〜_----!線、 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) AS B8 C8 D8 ' 4429 4 4 4969t wf.doc/008 六、申請專利範圍 11.如申請專利範圍第9項所述金氧半電晶體之製造 方法,其中該第一閘極氧化層係對應於核心區,該第二閘 極氧化層係對應於輸出/輸入區。 (請先閱讀背面之注意事項再填寫本頁) /裝!---J訂----—線, 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國囤家標準(CNS)A4規格(210 X 297公釐)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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TW88114081A TW442944B (en) | 1999-08-18 | 1999-08-18 | Fabricating method of metal oxide semiconductor transistor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW88114081A TW442944B (en) | 1999-08-18 | 1999-08-18 | Fabricating method of metal oxide semiconductor transistor |
Publications (1)
Publication Number | Publication Date |
---|---|
TW442944B true TW442944B (en) | 2001-06-23 |
Family
ID=21641951
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW88114081A TW442944B (en) | 1999-08-18 | 1999-08-18 | Fabricating method of metal oxide semiconductor transistor |
Country Status (1)
Country | Link |
---|---|
TW (1) | TW442944B (zh) |
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1999
- 1999-08-18 TW TW88114081A patent/TW442944B/zh not_active IP Right Cessation
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GD4A | Issue of patent certificate for granted invention patent | ||
MM4A | Annulment or lapse of patent due to non-payment of fees |