TW434843B - Channel hot electron programmed memory device having improved reliability and operability - Google Patents
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- 239000002784 hot electron Substances 0.000 title 1
- 239000000758 substrate Substances 0.000 claims description 18
- 238000000034 method Methods 0.000 claims description 16
- 238000009413 insulation Methods 0.000 claims description 8
- 235000012054 meals Nutrition 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 230000009467 reduction Effects 0.000 description 4
- 230000002079 cooperative effect Effects 0.000 description 3
- 238000006731 degradation reaction Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000007667 floating Methods 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 235000015170 shellfish Nutrition 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 244000309464 bull Species 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000000875 corresponding effect Effects 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- XUFQPHANEAPEMJ-UHFFFAOYSA-N famotidine Chemical compound NC(N)=NC1=NC(CSCCC(N)=NS(N)(=O)=O)=CS1 XUFQPHANEAPEMJ-UHFFFAOYSA-N 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000007921 spray Substances 0.000 description 1
- 238000005507 spraying Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
- H01L29/7885—Hot carrier injection from the channel
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Non-Volatile Memory (AREA)
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Description
經濟部中央標準扃貝工消費合作社印製 A7 B7 五、發明説明(i) 發aa之枋術領域 本發明與半導體裝置’且更特別的與記憶體裝置諸如 EPROM及快閃EPROM有關,以及甚至更特別的,與改 良可靠度及操作性之通道熱電子(CHE)規劃記憶體裝置有 關。 發明赀景 CHE規劃電氣可抹除可程式化唯讀記憶體EPROM及 快閃EPROM可產生50微安至1〇〇微安間的胞元電流。 » 以現階段最高技藝的裝置,通常在低電阻性基底上的P-型外延結晶層,此基底電流沉入低電阻層而未產生顯著的 電壓降。但是,對使用非外延結晶層基底的唯讀記憶體 EPROM及快閃EPROM,或建造在四週被深N-井園繞的 一絕緣P-井,諸如在三井的處理,在程式化期間產生的. 基底電流可在電阻性FAMOS P-井區域跨越建立大的壓 降。 如果電壓降超過二極體約0.7伏特的接通電壓,源極 接面將為順向偏壓。此電阻性井飽合的問題可在浮動 閘極崩潰喷射金屬氧化物半導體(FAMOS)降低BVCEO 電壓值發覺。不幸的,降低BVCEO電壓值減少蓼置的 最大汲極電位。對定電流程式化負載線,此將減少閘極電 流並降低EPROM及快閃EPROM的可程式度》 圖1及2顯示低BVCEO電壓值不良的影響。特別在 圖—中插述在一個三井結構上建立的快閃EPROM胞元之 兩個BVCEO的特性曲線圖,包括在一個在深N·井中的 _____ _^_; 本紙張尺度ϋ用中ϋ岭轉(CNS) A4^_ (21()><297公釐) (請先閱讀背面之注意事項再填寫本瓦) '裝. 訂 434B43 A7 B7 經濟部中央標準局貝工消费合作社印製 五、發明説明(2 ) 絕緣P-井°在線1〇的第一個案例中,絕緣p_井的絕緣民 好且深N-井的電位為接地。電阻R等於〗5歐姆^在線U 的第二個案例中,絕緣P-井模擬電阻值為15K歐姆》線 10顧示在BVCE〇特性的改變造成降低了的程式化電廖 及一般性能衰減的記憶體。 當基底電流在電阻性FAM〇s p-井上跨越建立一彳固電 壓降所造成另一個問題為,一旦源極接面順向偏壓,它將 喷麗電子到基底上。一部分電子將被在位元線應力模式# 近胞元的汲極接面所蒐集。在此狀況下,電子進入靠近浓 極的高電場區域形成熱電洞對。因為靠近汲極之閘極電磁 的極性’有將這些熱電動對注入閘極氧化物的趨勢且造成 浮動閘極電荷的損失。 圖2中的表顯示提昇在位元線應力上實質電位所造成 的影響。在圖2的表中,閘極電壓,等於0伏特;浓 極電壓Vd ’等於6伏特;以及源極電壓Vs,等於〇伏特。 在此例中,位元線應力發生為時約一秒鐘。參數Vb代表 跨越於電阻性FAMOS P-井區域上的電壓。如圖2的表所 示’當Vb超過0.7伏特時,臨界電壓\為〇·〇ι、0·05且 當Vb為0.7伏特或更低時則為〇 5。因此,當降低的vt 顯示降低了造成源極接面二極體崩潰的可程式度。基本 上,當基底電位上昇,由浮動閘極電荷的損失也相對的上 昇。此現象顯示原因及影響間約為指數的關係。同時,由 於熱電洞的注入,預期上述位元線應力機構造成快閃記憶 體裝置微量的退化 4 本紙張尺度適用中國國家榇準(CNS ) A4規格(210X297公釐) I--------------tr-------^1 广請先閲读背希·Μ法多Ϊ真填寫ί 一
經濟部中央標率局貝工消費合作社印«. 五、發明説明(3 ) 為避免上述狀況,在程式化期間基底的電壓降將停留 在約為0刀伏特低於二極體的接通電壓。達到這個結果的 一個方法為減少FAMOS P-井的平面電阻。不幸的在三井 技術中,此方法增加處理的複雜度。因此,希望建立單一 絕緣P-井以符合CMOS負電壓切換的需求且在FAMOS 裝置上使用相同的絕緣井。在此狀況下,絕緣P·井的高 平面電阻不符合FAMOS裝置的需求。對大的陣列,在程 式化期間建立的基底偏壓將源極接面順向偏壓且造成上述 有關裝置的可靠度β 此問題其它已知的解決方法視處理而定,可使用低平 面電阻FAMOS Ρ-井或一非常高的能量植入。但是兩種解 決方法均增加處理及裝置設計的複雜度。 #明概述 由上述所指出的限制中,對CHE程式化記憶體裝置的 玎靠度及操作度有改良的必要,以期能夠實質上免除或減 少絕緣Ρ-井接面順向偏壓的問題及將電子放射至基底的 問題’而不會有影響現存方法及裝置不需要之處理及裝置 設計上的複雜度。 依據本發明之一個觀點,假定一種CHE規劃記憶體裝 置具有改良的可靠度及操作度,以將SN_井相對於絕緣ρ_ 丼稍微順向偏壓以避免在絕緣Ρ_井接面順向偏壓及將電牛 放射至Ρ-基底。 在本發明之一具體實施例中,順向偏壓是一範圍在_〇 3 伏特至-0.5伏特的電壓施加至深Ν_井上,或一約為_1〇微 本紙張尺纽财H ® c叫A4^ χ 297L ) I^------j 裝-- ' (請先閲讀背面之注意事項再填寫本頁) 訂. 4-3^843 經濟部中央標準局員工消費合作杜印製 A7 B7 五、發明説明(4 ) 安培的負定電流抽運至具有絕緣P-井接地之深N-井上。將 絕緣P-井/深N-井二極體稍微的順偏,任何在程式化期間 產生的基底電流可將此二極體更為的順偏。此造成將電洞 抽運至P-基底上。在此狀況下,絕緣井電位上昇不超過 0.2-0.3伏特。此實質上免除了順向偏壓絕緣p_井接面及喷 灑電子至P-基底的問題。 本發明一技術上的優點為在程式化期間將基底電流轉 向流入低電阻性Ρ-基底以實際化在三井設計中電阻性絕緣 Ρ-井的應用。本發明經由免除分離式低平面電阻、FAMOS Ρ-井的需求,簡化在三井上建立一快閃EPROM陣列的處 理’因而減少了製造成本。本發明不需要額外的井且僅需 對電路作小的變更。更甚者,本發明可使用於所有建構在 三井上之EPROM。 圖例簡诚 為了更完整的瞭解本發明及其優點,現參考下列說明配合 相關附圖,圖中相同的參考編號表示相同的特性且其中: 圖1顯示一諸如在三井處理中,在深N-井上使用非外 延結晶的快閃EPROM,其BVCEO為汲極電流的函數圖; 圖2提供一表概述提昇在位元線應力實質電位不利的 影響; 圖3顯示一諸如與圖1及2相關的,在深N·井上使用 非外延結晶的快閃EPROM,其BVCEO為汲極電流的函 數圖,但是應用本發明之教義; 圖4描述本發明之一實施例;以及 -6 - 本紙張A度適用中國國家榇準(CNS ) A4規格(210X 297公釐) ---1------装--- (請先閲讀背面之注意事項再填寫本頁) 訂' 線 經濟部中央標準局貝工消費合作社印裝 ^34843 A7 ----^__— B7__ 五、發明説明(5 ) 圖5顯示本發明之另—實施例。 曼明之詳細說明 本發明之較佳實施例描述於圖中,使用相同的编號代 表各圖中相同且對應的部分。 圖3敘述一 BVCE〇線14顯示應用歐姆及深 N•'井定電流為-5微安培,產生一大約為_〇 4伏特深n-井 電位概念的結果。如圖j所繪之与vce〇圖案例,將一稍 微為負的電壓加至深N-井上,在BVCE〇曲線上未發生 偏移。依此’在位疋線應力發生後丨電塵未見減少。此 結果為本發明未發生可程式度的退化或閘極電流的減知 圖4顯林發明之—實施例包括本身在接地點μ接 也的Ρ·基底32上形成記舰就3G ^可使料 造 ^理方法形成記鍾胞元3G的元件。深N•井%包^ 緣P-井38。以約為-0.4伏特稍微的負電壓 七μ i vdn在接點40 施加至深N-井36以取代將祕井36接地。將絕緣 38在接點42接地至接地電位。在絕緣p—井38中’, 域44形成記憶體胞元的源極區域及Ν•區 區 、击以、 „ Λ 46形成相關 運的 '及極區域。將閘極介電質區域48安置在介於、原極* 區域44及汲極Ν·區域46間的絕緣Ρ-井%之上。 圖5救述本發明之另一實施例其參考編號通常參考圖 4的元件。但是圖5顯示深Ν-井電流源50,取代^ ν 13 電壓源40,連接至深井36。電流源50抽運—約為$ 微安培的負電流至深Ν-井36 如前述,將絕緣^井3 接地。將深Ν-井36及絕緣Ρ-井38間之接面稍微的順3向8 本紙張又度通用中圏國家榡準(CNS ) A4規格(210X297公釐) I--------qy 裝------訂---------^m (請先閱讀背面之注意事項再填寫本頁) 43484 3 A7 B7 五、發明説明(6 ) 偏壓,任何電流ISUB在P-基底32之内。所造成的結果為 絕緣P-井38的電位不會超過0.2-0,3伏特之間。此本質 上免除了習知技術裝置閘極電流減少及可程式度的問題。 雖然本發明在此已參考說明實施例來詳細敘述,應瞭 解此描述僅係舉例說明且不意圖解釋為限定的意義。因 此,更進一步瞭解,對本發明實施例及其它實施例許多細 節的改變,對熟悉此技術的人士在參考本敘述後將會很明 顯並作出變更。因此所有如此的修訂及其它的實施例均屬 本發明後附專利申請企圖之精神及實際範圍内。 -------------'τι 裝-------訂------線 -· (請先間請背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國國家梯準(CNS > Α4規格(210Χ297公釐)
Claims (1)
- 經濟部智慧財產局員工消費合作杜印製 專利申請案第86118729號 r 7'尨 修正 / 更ROC Patent Appln·N〇. 平u产』#山u 人 修正之申請專利範圍中文本-附件一 '~ Amended Claims in Chinese-Encl. I 运 _λ_、由杜直刹鈴[fj (民國S8年11月;日送呈) J /、、Ψ 明寻利犯囷 (Submitted on November 9〇, 1999) ;1 1. 一種具改良可靠度及操作度的通道熱電子規_|轉體裝置, 包括: 一 P-基底; 在該P-基底内之深1ST-井, 在該深N-井區域内之一絕緣P-井; 在該絕緣P-井區域内之一源極區域; 在該絕緣P-井區域内之一汲極區域; 在該源極.II域及汲極區域間的閘極區域;以及 二」嗔向偏壓電路連接至該深N-井以將該深N-井區域 相關於該絕緣P-丼區域順向偏壓,以維持在該絕緣P-井區域的電壓降低於該絕緣P-井區域及該深N-井區域 間接面的二極體接通電壓。 2. 如申請專利範圍第1項所述之裝置,其中順向偏壓電路 包括一電流偏塵電路以抽運一偏壓電流至該N-井中。 3. 如申請專利範圍‘第1項所述之裝置,其中順向偏壓電路 包括一電壓偏壓電路供應一偏壓電流至該N-井中。 4. 如申請專利範圍第1項所述之裝置,其中該記憶體裝置 包括一電氣可抹除、可程式唯讀記憶體。 5. 如申請專利範圍第1項所述之裝置,其中該記憶體裝置 包括一快閃電氣可抹除、可程式唯讀記德體。 6. 如申請專利範圍第1項所述之裝置,其中該順向偏壓電 路包括一電壓偏壓電路供施加一電壓足以限制絕緣P-井的電位不大於約0.3伏特。 7. 如申請專利範圍第1項所述之裝置,其中該順向偏壓電 . -9- ' 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) ____________--------訂---------線-) (請先閲讀背面之注意事項再填寫本頁. 434g4| 頜 . S 六、申請專利範圍 路包括-電流源偏壓電路供施加一電流足以限制絕緣 P-井的電位不大於約0.3伏特。 (請先閲讀背面之注意事項再填寫本頁) δ_ —種改良通道熱電子規劃記憶體裝置操作的方法包括一厂基 底,在該Ρ-基底内之深Ν-井,在該深^井區域内之— 絕緣Ρ-井,在該絕緣Ρ-井區域内之一源極區域,在該 絕緣Ρ-井區域内之一汲極區域,在該源極區域及汲極 區域間的閘極區域,此方法包括下列步驟: 將該深Ν»·#區域相關於該絕緣p-井區域順向偏壓,以 維持在該絕緣Ρ-井區域的電壓降低於二極體的接通 壓。 9·如申請專利範圍第8項所述之方法,其中該順向偏塵步 驟更包括將偏壓電流馈入該Ν·井中。 10_如申請專利範圍第8項所述之方法,其中該順向偏壓步 驟更包括供應一偏屋電流至該深井中。 11. 如申請專利範圍第8項所述之方法,其中該順向偏壓步 騾更包括施加一電屋足夠限制該絕緣心井電位不大於 約0.2伏特的步驟。 12. 如申請專利範圍第8項所述之方法,其中該順向偏壓步 經濟部智慧財產局員工消費合作社印製 系統,更包括施加一電流足夠限制該絕緣心井電位不 大於約0.2伏特的步驟》 13. —種形成具改良可靠度及操作度之通道熱電子規劃記 憶體裝置之方法,包括下列步驟: 形成一 Ρ-基底: 在該Ρ-基底内形成一深Ν·井: -10- 本紙張尺度適用中國國家標準(CNSM4規格(210 X 297公釐) 4348 A8 B8 ca D8 六、申請專利範圍 在該深N-井區域内形成一絕緣p-井; 在遠絕緣P-井區域内形成一源極區域; 在該絕緣P-井區域内形成一沒極區域; 在該源極區域及汲極區域間形成一閘極區域;以及 形成一順向偏壓電路連接至該深井以將該深]^井 區域相關於該絕緣P-井區域順向偏壓,以維持在該絕 緣P-井區域的電壓降低於該絕緣P·井區域的二極體接 通電壓。 14. 如申請專利範圍第】3項所述之方法,其中該順向偏壓 電路形.成步驟更包括形成一電流偏壓電路以將偏壓電 流饋入該Ν-井的步驟β 15. 如申請專利範圍第13項所述之方法,其中該順向偏壓 電路形成步驟更包括形成一電壓偏壓電路以供應一偏 壓電流至該深Ν·井的步驟。 16. 如申清專利祀圍第13項所述之方法,其中該記憶趙裝 置包括一電氣可抹除、可程式唯讀記憶體。 17. 如申請專利範圍第13項所述之方法,其中該記憶體裝 置包括一快閃電氣可抹除、可程式唯讀記憶體。 經濟部智慧財產局員工消費合作社印製 18. 如申請專利範圍第13項所述之方法,其中形成該順向 偏壓電路之步驟更包括形成一電壓偏壓電路供施加— 電壓足以限制絕緣Ρ-井之電位不大於約〇 2伏特的步驟 19. 如申請專利範圍第13項所述之方法,其中形成該順向 偏壓電路之步驟更包括形成一電流源偏壓電路供施2 -Π 托ρ痒滴用中國國家標準(CnS)a4規格(21〇 X 297公餐) 六 經濟部智慧財產局員工消費合作社印製 申請專利範圍 一電流足以限制絕緣P-井之電位不大於約0.2伏特的步 驟。 -12- ------------^ ii (請先閱讀背面之注意事項再填寫本頁):.本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐)
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US3284796P | 1996-12-13 | 1996-12-13 |
Publications (1)
Publication Number | Publication Date |
---|---|
TW434843B true TW434843B (en) | 2001-05-16 |
Family
ID=21867141
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW086118729A TW434843B (en) | 1996-12-13 | 1998-03-23 | Channel hot electron programmed memory device having improved reliability and operability |
Country Status (5)
Country | Link |
---|---|
EP (1) | EP0848384B1 (zh) |
JP (1) | JP4229996B2 (zh) |
KR (1) | KR19980064091A (zh) |
DE (1) | DE69731170T2 (zh) |
TW (1) | TW434843B (zh) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5898633A (en) * | 1997-05-21 | 1999-04-27 | Motorola, Inc. | Circuit and method of limiting leakage current in a memory circuit |
JP4622902B2 (ja) | 2006-03-17 | 2011-02-02 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置 |
KR100830589B1 (ko) | 2007-04-17 | 2008-05-22 | 삼성전자주식회사 | 워드 라인으로 음의 고전압을 전달할 수 있는 고전압스위치를 갖는 플래시 메모리 장치 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3068291B2 (ja) * | 1990-12-12 | 2000-07-24 | 新日本製鐵株式会社 | 半導体記憶装置 |
JP3152762B2 (ja) * | 1992-10-06 | 2001-04-03 | 富士通株式会社 | 不揮発性半導体記憶装置 |
JP3417630B2 (ja) * | 1993-12-17 | 2003-06-16 | 株式会社日立製作所 | 半導体集積回路装置とフラッシュメモリ及び不揮発性記憶装置 |
US5457652A (en) * | 1994-04-01 | 1995-10-10 | National Semiconductor Corporation | Low voltage EEPROM |
US5491657A (en) * | 1995-02-24 | 1996-02-13 | Advanced Micro Devices, Inc. | Method for bulk (or byte) charging and discharging an array of flash EEPROM memory cells |
-
1997
- 1997-12-12 DE DE69731170T patent/DE69731170T2/de not_active Expired - Lifetime
- 1997-12-12 EP EP97121895A patent/EP0848384B1/en not_active Expired - Lifetime
- 1997-12-12 KR KR1019970068212A patent/KR19980064091A/ko not_active Application Discontinuation
- 1997-12-15 JP JP34542997A patent/JP4229996B2/ja not_active Expired - Fee Related
-
1998
- 1998-03-23 TW TW086118729A patent/TW434843B/zh not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
EP0848384A2 (en) | 1998-06-17 |
DE69731170T2 (de) | 2006-02-02 |
JP4229996B2 (ja) | 2009-02-25 |
JPH10178115A (ja) | 1998-06-30 |
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KR19980064091A (ko) | 1998-10-07 |
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