TW419923B - Data transmission apparatus and method thereof - Google Patents

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TW419923B TW088100058A TW88100058A TW419923B TW 419923 B TW419923 B TW 419923B TW 088100058 A TW088100058 A TW 088100058A TW 88100058 A TW88100058 A TW 88100058A TW 419923 B TW419923 B TW 419923B
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Description

419^23 經濟部中夬標芈局員工消费合作杜印製 A7 B7 五、發明説明(I ) 發明之背景 1. 發明之領域 本發明乃是指一種資料傳輸裝置,其用於傳輸微電腦 和主要系統之間的資料,以及指與其有關的一種方法,並 且特別針對一種能夠提供主要系統一個低價位微電腦的資 料傳輸裝置,該低價位微電腦並無設置一個邏輯電路以執 行對應主要系統的介面,該資料傳輸裝置並且能夠藉由增 加同時處理的資料之大小來改善傳輸速率,以及與其有關 的一種方法。 2. 先前技術之說明 —般而言,爲了傳輸微電腦和主要系統之間的資料, 其微電腦包含一個系統控制暫存器,用來控制一個晶片的 運作;一個主介面控制暫存器用來控制一個主介面的中斷 以及快速位址(快速A20)閘的功能;一個輸入資料暫存器 和一個輸出資料暫存器,在一個處理器上用來執行讀出/寫 入的操作:一個狀態暫存器,在主介面處理期間,用來聯 繫狀態的資訊:以及一個序列/計時器控制暫存器,用來控 制一個匯流排介面和一個主介面、用來控制一種操作模式 、以及用來從計時器選擇一個時脈來源。另外,其微電腦 乃是由外部的信號所控制的,例如用於輸入資料暫存器、 輸出資料暫存器和狀態暫存器的一個主介面讀取信號'一 個主介面寫入信號和一個主介面選擇信號,以及一個位址 (請先閱讀背面之注奇.事項再填对本頁) .裝. 線 本紙張尺度適用中國國家標準(CNS ) .\4坎,格(ΙΜ0Ή7公趙)
經濟部中央榡华局員工消費合作社印製 五、發明説明(>) 閘控信號A20。 在此,目前將只有說明微電腦用來執行主要系統資料 傳輸必不可少的單元。 圖1爲一個方塊圖,闡述主要系統10和微電腦20之 間的資料傳輸之架構。如同其中所示的,微電腦20設有一 個狀態暫存器2丨,在介面處理期間用來儲存狀態的資訊: 設有輸入資料暫存器22,資料匯流排1上的資訊則輸入其 中;以及設有輸出資料暫存器23,輸出所儲存的資料到資 料匯流排1上。 此時,將槪要地說明微電腦20和主要系統之間的資 料傳輸處理。 首先,爲了將資訊從主要系統10傳輸到微電腦20, 當晶片選擇信號/CS爲低態時,則在寫入控制信號/IOW的 上升邊緣,設定輸入緩衝器一個充滿信號IBF,並且將資 料匯流排上的資料寫入輸入資料暫存器22,而其中的輸入 緩衝器充滿信號IBF爲一種旗號。 另一方面,爲了將資訊從微電腦20傳輸到主要系統 10,則於讀取控制信號/IOR的上升邊緣,產生一個輸出緩 衝器充滿信號OBF,藉以讀取儲存在輸出資料暫存器23 中的資訊’並且將其裝載於資料匯流排上,而其中的輸出 緩衝器充滿信號OBF爲一種旗號。 在此,將一個位址信號A〇閂鎖於狀態暫存器21的第 四個位元中,用以決定所寫入的資訊爲一個命令或是一個 資料。換言之,當狀態暫存器21的第四個位元爲時, 5 ---------^------1T------線’ (請先閱讀背面之注意爭項再填艿本I) 本紙張尺度通用1卜國國家標準(CNS、,Λ4規格(2m.< 297公慶) 經濟部中央樣準局員工消费合作社印製 41 9 923 A7 _ B7_ 五、發明説明(、) 則輸入資料暫存22器上所寫入的資訊爲資料。而在該第四 個位元爲"Γ時,則其資訊爲命令。 在此將詳細地解釋以上根據外部信號的狀態所說明之 處理程序。 首先,當位址信號/A0、晶片選擇信號/CS和讀取控 制信號/l〇R爲低態時,而寫入控制信號/IOW爲高態時, 則從輸出資料暫存器23讀取資料。在位址信號M0爲高態 的狀況下,則從狀態暫存器21讀取其狀態。
另一方面,當晶片選擇信號/CS、寫入控制信號/IOW 和位址信號A0爲低態時,而讀取控制信號爲高態時,則 將該資料寫入輸入資料暫存器22。在相同的條件下,當位 址信號/A0爲高態時,則將該命令寫入輸入資料暫存器22 〇 當微電腦20爲一種單晶片微電腦,其設有一個用來 內部地儲存資料的暫存器,以及一個用來儲存命令的暫存 器,則其中會產生一個缺點:增加了微電腦20的晶片尺寸 和生產成本。 發明槪要 因此’本發明的一個目的爲提供一種資料傳輸裝置和 一種相關的方法;該裝置用來傳輸微電腦和主系統之間的 資料’而能夠提供主系統低價位的微電腦,該微電腦並無 設置一個用來執行對應主電腦的介面之邏輯電路、能夠藉 由使用一個錯誤檢測位元來檢測主系統和微電腦,以檢測 (請先閲讀背面之注意爭項再填寫本頁) '來' 線 本纸乐尺度述用中國图家標率(CMS ) Λ4^格(2;ΰ、297公犛.) 經濟部中央橾隼局負工消費合作社印製 1 9 92〇 ^ Α7 __ Β7_ 五、發明説明(4 ) 出在傳輸中的問題、以及能夠藉由增加同時間所處理的資 料之大小來改善傳輸的速度。 爲了本發明以上所說明的目的.,而提出一種資料丨專輔^ 裝置,用來傳輸微電腦和主系統之間的資料,該微電;腦並 無設置一個用來執行對應主電腦的介面之邏輯電路,而該 資料傳輸裝置包含:一個信號控制器,檢測資料的傳輸和 產生第一個和第二個的傳輸控制信號;一個資料傳輸檢測 器,根據來自信號控制器的第一個傳輸控制信號, 電腦的資料傳輸;以及一個雙層緩衝器,根據來自信號控 制器的第一個和第二個傳輸控制信號,閂住其資料—個預 定的期間,以利主系統或微電腦藉由一個相應的填來 所要傳輸的資料。 爲了實現本發明的目的,也設有一種資料的傳輸方法 ,用來傳輸微電腦和主系統之間的資料,包含:第一個的 傳輸階段,具有:第一個步驟,其係當其命令或資料部份 地從主系統傳輸到微電腦時,微電腦確認命令或資料是否 被正確接收,並且傳輸一個需求資料給主電腦,以傳輸下 一個接替的命令或資料;及第二個步驟,其係當主系統接 收需求數據並且將所剩餘的命令或資料傳輸給微電腦時, 微電腦確認整個的命令或資料是否被正確接收,並且傳輸 一個第一個確認數據給主電腦;以及第二個傳輸階段’具 有:第三個步驟,其係當主系統將資料傳輸需求的數據傳 輸給微電腦時,微電腦接收一個資料傳輸需求的數據’並 且部份地將資料傳輸給微電腦;及第四個步驟,其係當主 ______ _ 7_____ 本紙依又度適用中國國家標準(CNS ) Λ4^格(2U1X297公飨) (請先閱後背'面之注意爭項再填朽本頁}
41 9923 A7 B7 五、發明説明($ ) 系統確認所傳輸的資料是否被正確接收以及將第二個確認 數據傳輸給微電腦用以傳輸下一個接續的資料時,微電腦 接收第二個確認數據,並且將所剩餘的資料傳輸給主系統 圖式簡單說明 參照附圖,將更能了解本發明,其附圖乃是爲了闡述 而給定的,並且因此而不限制於本發明,其中: 圖1爲一個方塊圖,闡述一種傳統的微電腦; 圖2爲一個方塊圖,闡述根據本發明的一種資料傳輸 裝置; 圖3爲一個詳細的電路圖,聞述圖2中的一個信號控 制器: 圖4爲一個詳細的電路圖,闡述圖2中的一個資料傳 輸檢測器 圖5爲一個詳細的電路圖,闡述圖2中的一個雙層緩 衝器;以及 圖6a至6c根據本發明,闡述微電腦和主系統之間的 資料傳輸。 發明之詳細說明 圖2爲一個方塊圖,闡述根據本發明的一種資料傳輸 裝置。如同其中所示的,資料傳輸裝置包含:一個信號控 制器1〇〇,當執行主系統10和低價的微電腦20’之間的資 8 本紙張尺度適用中國國家標準(CMS ) _.\4現格(ϋ11ϊ:<297公綮) (請先閱讀背面之注意#項再填窍本瓦) 裝 ,1Τ 線 經濟部中夹標隼局貝工消費合作杜印製 419923 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明(b) 料傳輸^ ’檢測資料的傳輸和產生第一個和第二個的傳輸 控制信號SWR、SRD,其微電腦具有—籠統的接腳,但並 無設置用以執行對應主系統的介面之邏輯電路;一個資料 傳輸檢測器200 ’根據來自信號控制器1〇〇的第一個傳輸 控制信號SWR,聯繫微電腦的資料傳輸;以及一個雙層緩 衝器300 ’根據來自信號控制器1〇〇的第一個和第二個傳 輸控制信號SWR ' SRD,閂住其資料一個預定的期間,以 利主系統或微電腦藉由一個相應的埠來讀取所要傳輸的資 料。 圖3爲一個詳細的電路圖,闡述其信號控制器1〇(^ 如同其中所闡述的’信號控制器100包含:第—個OR閘 0R1 ’組合一個晶片選擇信號/CS和一個檢測信號DET, 其檢測信號DET用來檢測是否要供應系統電能;第二個 OR鬧0R2 ’組合第~個OR聞0R1的一個輸出信號和一 個讀取控制信號/I0R:—個積分電路110,穩定化第二個 OR閘0R2的輸出信號;一個延遲單元120,延遲積分電 路Π0的輸出信號,並且輸出第一個的傳輸信號SWR ;第 三個OR閘OR3,組合第一個OR閘OR1的輸出信號和寫 入控制信號/IOW:以及第一個反向器INV1,將第三個〇R 閘OR3的輸出信號反向,並且輸出第二個的傳輸控制信號 SRD。 圖4爲一個詳細的電路圖,闡述資料傳輸檢測器200 。如同其中所示的,資料傳輸檢測器200包含一個正反器 DEF,其由信號控制器1〇〇所輸出的第一個傳輸控制信號 9 (請先閱讀背面之注竟事項再填寫本頁) 、- 本紙乐尺度適用中园國苳標隼(「吣);\4虼格(2:〇:< 297公雄) 經濟部中央標準局員工消费合作社印製 4 1 9 92 3 Α7 Β7 五、發明説明(ο ) SWR所同步化,並接收一個來自主系統而具有邏輯値 ”〇”LOGO的信號,且輸出第一個認知信號M-IOW。 圖5爲一個詳細的電路圖,闡述雙層緩衝器300。如 同其中所闡述的,雙層緩衝器300包含:第一個緩衝器 310,信號控制器1〇〇所輸出的第一個傳輸控制信號SWR 輸入其閘致能端G,微電腦所輸出的第一個控制信號MRD 則輸入其控制端0C :以及第二個緩衝器320,信號控制器 1〇〇所輸出的第二個傳輸控制信號SRD輸入其控制端OC ,微電腦所輸出的第二個控制信號MWR則輸入其閘致能 端G。 此時,當一個輸入/輸出位址被解碼並且主系統指向 I/O位址時,晶片選擇信號/CS則處於一個有效的狀態。檢 測信號DET爲一個用來避免即使當主系統不使用之時而仍 然運作的微電腦20’誤動作之信號。信號控制器100的積 分電路110爲一個邏輯電路,用來控制一個可能產生於執 行一個ISAIO(工業標準結構10)循環的時序。當主系統10 讀取來自微電腦20’的資料時,積分電路110和延遲單元 120用來延長雙層緩衝器300的資料輸出時間。 根據本發明的資料傳輸裝置之操作,在此將參照附圖 詳細地說明。 首先’當主系統10傳輸資料到微電腦20’時,假使晶 片選擇信號/CS和寫入控制信號/IOW爲低態,根據第一個 傳輸控制信號SWR主系統所輸出的資料爲雙層緩衝器300 的第一個緩衝器310經資料匯流排所閂住,並且淸除資料 _ 10 (請先S讀.背面之注意爭項孙填^:本7!) •裝 線 本紙伕纥度適用中國國家標卒(CNS ,νΐπ格(_:;() <291公錶) 419923 Α7 Β7 經濟部中央螵準局員工消f合作社印製 五、發明説明(f) 傳輸檢測器200,藉以輸出第一個認知信號M-IOW給微電 腦20’,以聯繫傳輸來自主系統1〇的資料。 微電腦20’接收來自資料傳輸檢測器200的第一個認 知信號M-IOW、輸出第一個控制信號MRD給雙層緩衝器 300第一個緩衝器310的控制端OC '讀取在第一個緩衝器 3】〇中所閂住的資料、以及藉由輸出第一個控制信號MRD 給正反器DEF的重置端PR,來設定資料傳輸檢測器200。 爲了分析從第一個緩衝器所讀取的資料並且將回應的 數據傳輸給主電腦1〇’當微電腦20’輸出及閂住其回應的 數據給第二個緩衝器32〇以及輸出第二個控制信號NWR 給第二個緩衝器320的控制端OC時,主系統10藉由使用 一個相應的璋,經資料匯流排’讀取在第二個緩衝器 中所閂住的回應數據。 另一方面,當主系統接收來自微電腦20’的資料,或 者傳輸資料或命令給微電腦時’可以根據微電腦2〇’有 關的使用以及埠的限制’較佳地調整其資料的大小。 在此,如圖6a至6c所闡述的’可以同時傳輸的資料 之大小設定爲5個位元’而可以傳輸的資料或命令之大小 則設定於一個位元組的單位。 換言之,資料的資訊使用4個位元,而1個位元用來 充當一個錯誤位元,在主系統10和微電腦20’之間的資料 傳輸期間,用以檢測錯誤。假使傳輸的資料由1個位元組 所組成,則當資料傳輸執行兩次才完成一個週期。而傳輸 的資料由2個位元組所組成’則當執行四次週期’傳輸資 〔請先閏讀背面之注意.爭項再填寫本頁) -.¾ 丁 ,¾. 本纸張尺度適用中國國家標準.(C'NS ) Λ4現格(公I > 41 9 923 B7 經濟部中夹標準局員工消费合作社印製 五、發明説明(Cf ) 料的資訊一次。 圖6a闡述從主系統10至微電腦20’的命令傳輸。如 同其中所示的,假使主系統傳輸10傳輸一個位元組的命令 給微電腦20’,則主系統10初始設定其錯誤位元爲”〇”,並 且傳輸命令的前四個位元D0-D3給微電腦20’。 當微電腦20’接收前四個位元D0-D3並且傳輸回應數 據(00000)給主系統10,則主系統10確認從微電腦20’所 傳輸的資料、判斷正常地接收先傳輸的命令D0-D3、並且 傳輸所剩餘的命令D4-D7給微電腦20’。 在時,微電腦20’傳輸回應數據(10101)給主系統10, 用以傳達正確地接收其命令。微電腦20’組合其兩個命令 資料,藉以執行一個所相應的命令。 如同在圖6b中所闡述的,當主系統10接收來自微電 腦20’的資料,則將資料傳輸需求數據(10000)傳輸給微電 腦20’,並且從其接收前四個位元D0-D3。再者,主系統 10接收來自微電腦20’的相應資料,並且傳輸下一個接續 的資料傳輸需求數據(10101)微電腦20’。微電腦20’傳輸所 剩餘四個位元的資料D4-D7給主系統10。 相對地,如同圖6c中所描述的,當主系統10傳輸資 料給微電腦20’時,則設定錯誤位元爲”0”,並且傳輸前四 個位元D0-D3給微電腦20’。微電腦20’傳輸回應數據 (00000)給主系統10,用以傳達正確地接收其資料。主系統 10確認其回應數據,並且傳輸所剩餘四個位元的資料D4-D7給微電腦20’。 12 本紙張又度適用中國國家標準(CNS ) Λ4化格(2:0 .<:!9Hf ) (請先閎讀背面之注意^項再填寫本頁) .装_ 訂 線 419923 B7 五、發明説明(/P ) 如以上所敘述的,根據其中的資料傳輸裝置及其方法 ,藉由應用低價位的微電腦於主系統,而能夠將對應主系 統的介面具體化,其中的低價位微電腦並無設置一個執行 對應主系統的介面之邏輯電路。另外|不管何種的鍵盤控 制器,一種簡單的輸入裝置,例如一個遙控器,能夠藉由 標準的輸入/輸出埠,而使用於其主系統。再者,由於並不 切斷鍵盤和鍵盤控制器之間的運作,本發明的資料傳輸裝 置能夠避免發生誤動作,本發明的資料傳輸裝置也能夠保 持與ΪΒΜ的相容性,並且由於遙控器,本發明的資料傳輸 裝置因而能夠避免主系統速度的降低。 雖然在不偏離本發明基本特性的精神之下,本發明可 能以數種型式具體化,而同樣應該了解到的是,除非以別 的方法舉出,否則以上所說明的實施例並不受限於之前所 說明的任何細節,而應如所定義於所附的申請專利範圍中 的,明白地建構於其精神和範疇之中;因而屬於申請專利 範圍中所敘述和所限制的所有改變和修正或如此所述和所 限的等效物,則在此打算包含於所附的申請專利範圍之中 (請先閱讀背面之注意爭項再填窍本ΪΓ) *^τ 線 經濟部中央標羋局員工消費合作社印製 _____ 13 本紙ft尺度通用中國國家標準(CNS ; .dt格(Τΐϋ < 297公漦了

Claims (1)

  1. 4 392 A8 BS C8 D8 六、申請專利範圍 經濟部中央棣隼局身工消费合作社印製 1. 一種資料傳輸裝置,用以傳輸一個主要系統和一 個微電腦之間的資料,其並無設置一個執行對應主系統的 介面之邏輯電路,其包含: —個信號控制器,用來檢測資料的傳輸,以及產生第 一個和第二個傳輸控制信號; 一個資料傳輸檢測器,根據來自信號控制器的第一個 傳輸控制信號,將資料的傳輸傳達給微電腦;以及 一個雙層的緩衝器,根據來自信號控制器的第一個和 第二個傳輸控制信號,閂住其資料一段預定的期間,以利 主系統或微電腦經由一個相應的埠來讀取所傳輸的資料。 2. 如申請專利範圍第1項之裝置,其中該信號控制 器包含: 第一個的OR閘,用來組合一個晶片選擇信號以及一 個檢測是否要供應系統電能的檢測信號; 第二個的OR閘,用來組合第一個OR閘的輸出信號 以及一個讀取控制信號; 一個積分電路和一個延遲單元,用來穩定化第二個 OR閘的輸出信號; 第三個的OR閘,用來組合第一個OR閘的輸出信號 以及一個寫入控制信號;以及 第一個的反向器,用來將第三個〇R閘的輸出信號反 向。 3. 如申請專利範圍第2項之裝置’其中’即使在主 系統並無使用時,該檢測信號避免運作的微電腦之誤動作 請 先 閲 讀 背 1& 之 注 項 再 頁 裝 訂 線 本紙張尺度逋用中國國家橾準(CNS ) A4規格(2丨0X297公釐) ABCD 4 彳 9923 六、申請專利範圍 <3 4. 如申請專利範圍第2項之裝置,其中,當主系統 從微電腦讀取資料時,該積分電路和延遲單元延長雙層緩 衝器的資料輸出時間。 5. 如申請專利範圍第1項之裝置,其中該資料傳輸 檢測器包含一個由信號控制器第一個反向器的輸出信號所 同步化的正反器,並用來接收一個來自主系統而具有邏輯 値"〇”的信號,且輸出第一個的確認信號。 6. 如申請專利範圍第1項之裝置,其中該雙層緩衝 器包含: 第一個的緩衝器,信號控制器第一個反向器的輸出信 號輸入其閘致能端,而來自微電腦的第一個控制信號則輸 入其控制端;以及 第二個的緩衝器,信號控制器延遲單元的輸出信號輸 入其控制端,而來自微電腦的第二個控制信號則輸入其閘 致能端。 7. 一種在主系統和微電腦之間的資料傳輸方法,其 包含: 第一個傳輸階段,包含: 第一個步驟,其係當部份地將命令或資料從主系統傳 輸給微電腦時,微電腦確認其命令或資料是否被正確地接 收,並且傳輸一個需求數據給主系統,以傳輸下一個接續 的命令或資料;和 第二個步驟,其係當主系統接收其需求資料並且傳輸 __2_ ---------^------#------Φ (請先閲讀背面之注意事項再(,.本頁) ( 經濟部中央標率局貞工消費合作社印装 本紙伕尺度逍用中國國家標準(CNS ) A4規格(210 X 297公釐) 4 1 9 92 3 A8 B8 α D8 六、申請專利範圍 所剩餘的命令或資料給微電腦時,微電腦確認整個的命令 或資料是否被正確地接收,並且傳輸第一個確認數據給主 系統:以及 第二個傳輸階段,包含: 第三個步驟,其係當主系統將資料傳輸需求數據傳輸 給微電腦時,微電腦接收其資料傳輸需求數據,並且部份 地傳輸其資料給主系統;和 第四個步驟,其係當主系統確認所傳輸的資料是否被 正確地接收並且傳輸第二個確認數據給微電腦時,微電腦 接收第二個確認數據,並且傳輸所剩餘的資料給主電腦。 8. 如申請專利範圍第7項之方法,其中該第一個傳 輸階段根據其資料的大小,重複地執行第一個步驟。 9. 如申請專利範圍第7項之方法,其中該第二個傳 輸階段根據其資料的大小,重複地執行第三個步驟。 ----------^------1Τ------^ {請先閲讀背面之iis事項再七本頁) 一 經濟部_央標率局負工消費合作社印製 本紙法尺度適用肀國國家橾準(CNS ) A4说格(2丨0><297公釐)
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050223126A1 (en) * 2004-03-31 2005-10-06 Chu Li W Buffer controller between memories and method for the same
KR100843105B1 (ko) * 2006-08-23 2008-07-02 주식회사 아이피에스 컴퓨터 기반 제어기, 제어 시스템, 및 제어 방법
US7934045B2 (en) * 2009-06-09 2011-04-26 International Business Machines Corporation Redundant and fault tolerant control of an I/O enclosure by multiple hosts
CN102933443B (zh) * 2011-06-07 2015-11-25 大星电机工业株式会社 双控制器系统的错误检测装置和方法
US8456917B1 (en) * 2011-11-29 2013-06-04 Elpida Memory, Inc. Logic circuit for a semiconductor memory device, and method of managing an operation in the semiconductor memory device

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3979732A (en) * 1975-02-18 1976-09-07 Motorola, Inc. Asynchronous status interlock circuit for interface adaptor
US4485470A (en) * 1982-06-16 1984-11-27 Rolm Corporation Data line interface for a time-division multiplexing (TDM) bus
KR910001743B1 (ko) * 1986-11-28 1991-03-22 미쓰비시덴기 가부시기가이샤 데이타 멀티 플렉스 전송 장치
JP2778222B2 (ja) * 1990-08-15 1998-07-23 日本電気株式会社 半導体集積回路装置
US5386585A (en) * 1993-02-03 1995-01-31 Intel Corporation Self-timed data pipeline apparatus using asynchronous stages having toggle flip-flops
US5790567A (en) * 1995-08-28 1998-08-04 California Institute Of Technology Parallel processing spacecraft communication system

Also Published As

Publication number Publication date
US6405260B2 (en) 2002-06-11
KR100284054B1 (ko) 2001-03-02
US20020010802A1 (en) 2002-01-24
KR19990065297A (ko) 1999-08-05
JPH11316735A (ja) 1999-11-16

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