JPH11316735A - デ―タ伝送装置及びその方法 - Google Patents
デ―タ伝送装置及びその方法Info
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- JPH11316735A JPH11316735A JP11004097A JP409799A JPH11316735A JP H11316735 A JPH11316735 A JP H11316735A JP 11004097 A JP11004097 A JP 11004097A JP 409799 A JP409799 A JP 409799A JP H11316735 A JPH11316735 A JP H11316735A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4265—Bus transfer protocol, e.g. handshake; Synchronisation on a point to point bus
- G06F13/4269—Bus transfer protocol, e.g. handshake; Synchronisation on a point to point bus using a handshaking protocol, e.g. Centronics connection
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Abstract
(57)【要約】
【課題】 メインシステムと関連するインタフェースロ
ジックを有しない低廉なマイクロコンピュータを用いて
メインシステムとのデータ伝送を行うためのデータ伝送
装置及びその方法を提供する。 【解決手段】 データ伝送装置は、データ伝送の有無を
検知して第１、第２伝送制御信号ＳＷＲ，ＳＲＤを夫々
発生する信号制御部１００と、データ伝送の有無をマイ
クロコンピュータに知らせるデータ送信検出部２００
と、前記信号制御部１００の第１、第２伝送制御信号Ｓ
ＷＲ，ＳＲＤによりメインシステム１０又はマイクロコ
ンピュータ２０′が伝送すべきデータを該当ポートを経
て読み出すように、所定周期ラッチする二重バッファ３
００と、を備える。
ジックを有しない低廉なマイクロコンピュータを用いて
メインシステムとのデータ伝送を行うためのデータ伝送
装置及びその方法を提供する。 【解決手段】 データ伝送装置は、データ伝送の有無を
検知して第１、第２伝送制御信号ＳＷＲ，ＳＲＤを夫々
発生する信号制御部１００と、データ伝送の有無をマイ
クロコンピュータに知らせるデータ送信検出部２００
と、前記信号制御部１００の第１、第２伝送制御信号Ｓ
ＷＲ，ＳＲＤによりメインシステム１０又はマイクロコ
ンピュータ２０′が伝送すべきデータを該当ポートを経
て読み出すように、所定周期ラッチする二重バッファ３
００と、を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロコンピュ
ータとメインシステム間でデータを伝送するデータ伝送
装置及びその方法に係るもので、詳しくは、メインシス
テムとのインタフェース関連ロジックを有しない低廉な
マイクロコンピュータをメインシステムに適用させ、一
度に伝送可能なデータの大きさを増大させてデータの伝
送速度を向上し得るデータ伝送装置及びその方法に関す
るものである。
ータとメインシステム間でデータを伝送するデータ伝送
装置及びその方法に係るもので、詳しくは、メインシス
テムとのインタフェース関連ロジックを有しない低廉な
マイクロコンピュータをメインシステムに適用させ、一
度に伝送可能なデータの大きさを増大させてデータの伝
送速度を向上し得るデータ伝送装置及びその方法に関す
るものである。
【０００２】
【従来の技術】一般に、メインシステムとの間でデータ
を伝送するマイクロコンピュータにおいては、チップの
動作を制御するシステム制御レジスタと、ホストインタ
フェースインタフラプト及びファストアドレス（fast A
20）ゲートの機能を制御するホストインタフェース制御
レジスタと、プロセッサに対し読み出し／書き込み動作
を行う入出力データレジスタと、ホストインタフェース
プロセスが行われる間、状態情報を知らせる状態レジス
タと、バスインタフェース、ホストインタフェース及び
動作モードを夫々制御し、タイマーからクロックソース
を選択する直列タイマー制御レジスタとを備えて構成さ
れ、ホストインタフェースリード信号、ホストインタフ
ェースライト信号、入出力データレジスタと状態レジス
タとを制御するホストインタフェース選択信号及びアド
レスゲート制御信号Ａ２０のような外部信号により制御
されていた。
を伝送するマイクロコンピュータにおいては、チップの
動作を制御するシステム制御レジスタと、ホストインタ
フェースインタフラプト及びファストアドレス（fast A
20）ゲートの機能を制御するホストインタフェース制御
レジスタと、プロセッサに対し読み出し／書き込み動作
を行う入出力データレジスタと、ホストインタフェース
プロセスが行われる間、状態情報を知らせる状態レジス
タと、バスインタフェース、ホストインタフェース及び
動作モードを夫々制御し、タイマーからクロックソース
を選択する直列タイマー制御レジスタとを備えて構成さ
れ、ホストインタフェースリード信号、ホストインタフ
ェースライト信号、入出力データレジスタと状態レジス
タとを制御するホストインタフェース選択信号及びアド
レスゲート制御信号Ａ２０のような外部信号により制御
されていた。
【０００３】このように構成された従来のマイクロコン
ピュータにおけるデータ伝送に必要な部分のみを例示し
て説明すると次のようであった。即ち、図６に示したよ
うに、従来のマイクロコンピュータ２０においては、メ
インシステム１０とマイクロコンピュータ２０間でイン
タフェースのプロセスが行われる間、状態情報を表示す
る状態レジスタ２１と、データバスに乗せられた情報を
書き込む入力データレジスタ２２と、格納された情報を
データバス１に出力するデータレジスタ２３と、を備え
て構成されていた。
ピュータにおけるデータ伝送に必要な部分のみを例示し
て説明すると次のようであった。即ち、図６に示したよ
うに、従来のマイクロコンピュータ２０においては、メ
インシステム１０とマイクロコンピュータ２０間でイン
タフェースのプロセスが行われる間、状態情報を表示す
る状態レジスタ２１と、データバスに乗せられた情報を
書き込む入力データレジスタ２２と、格納された情報を
データバス１に出力するデータレジスタ２３と、を備え
て構成されていた。
【０００４】以下、このように構成されたマイクロコン
ピュータ２０とメインシステム１０とのデータ伝送過程
を説明すると、次のようであった。先ず、メインシステ
ム１０からマイクロコンピュータ２０に情報を伝送する
場合、チップ選択信号（／ＣＳ）がローレベルである
と、フラグ信号（FLAG signal ）の入力バッファフール
（input buffer full ）信号（ＩＢＦ）が書き込み制御
信号（／ＩＯＷ）の上昇エッジからセットされ、データ
バスに乗せられた情報が入力データレジスタ２２に書き
込まれる。
ピュータ２０とメインシステム１０とのデータ伝送過程
を説明すると、次のようであった。先ず、メインシステ
ム１０からマイクロコンピュータ２０に情報を伝送する
場合、チップ選択信号（／ＣＳ）がローレベルである
と、フラグ信号（FLAG signal ）の入力バッファフール
（input buffer full ）信号（ＩＢＦ）が書き込み制御
信号（／ＩＯＷ）の上昇エッジからセットされ、データ
バスに乗せられた情報が入力データレジスタ２２に書き
込まれる。
【０００５】一方、マイクロコンピュータ２０からメイ
ンシステム１０に情報を伝送する場合は、フラグ信号の
出力バッファフール（out buffer full ）信号（ＯＢ
Ｆ）が読み出し制御信号（／ＩＯＲ）の上昇エッジから
クリアされて、出力データレジスタ２３に格納された情
報が読み出されてデータバスに乗せられる。ここで、ア
ドレス信号（ＡＯ）は、書き込まれた情報が命令語（Ｃ
ＯＭＭＡＮＤ）であるか、又はデータであるかを認知す
る状態レジスタ２１の第４ビットにラッチされる。即
ち、状態レジスタ２１の第４ビットが“０”の場合は、
入力データレジスタ２２に書き込まれた情報はデータで
あり、“１”の場合は、書き込まれた情報は命令語であ
る。
ンシステム１０に情報を伝送する場合は、フラグ信号の
出力バッファフール（out buffer full ）信号（ＯＢ
Ｆ）が読み出し制御信号（／ＩＯＲ）の上昇エッジから
クリアされて、出力データレジスタ２３に格納された情
報が読み出されてデータバスに乗せられる。ここで、ア
ドレス信号（ＡＯ）は、書き込まれた情報が命令語（Ｃ
ＯＭＭＡＮＤ）であるか、又はデータであるかを認知す
る状態レジスタ２１の第４ビットにラッチされる。即
ち、状態レジスタ２１の第４ビットが“０”の場合は、
入力データレジスタ２２に書き込まれた情報はデータで
あり、“１”の場合は、書き込まれた情報は命令語であ
る。
【０００６】このような動作を外部信号の状態変化に従
いより詳しく説明すると次のようである。先ず、アドレ
ス信号（／ＡＯ）、チップ選択信号（／ＣＳ）及び読み
出し制御信号（／ＩＯＲ）が全てローレベルで、書き込
み制御信号（／ＩＯＷ）の状態がハイレベルであると、
出力データレジスタ２３からデータが読み出され、この
とき、前記アドレス信号（／ＡＯ）がハイレベルである
と、状態レジスタ２１から読み出される。
いより詳しく説明すると次のようである。先ず、アドレ
ス信号（／ＡＯ）、チップ選択信号（／ＣＳ）及び読み
出し制御信号（／ＩＯＲ）が全てローレベルで、書き込
み制御信号（／ＩＯＷ）の状態がハイレベルであると、
出力データレジスタ２３からデータが読み出され、この
とき、前記アドレス信号（／ＡＯ）がハイレベルである
と、状態レジスタ２１から読み出される。
【０００７】一方、前記チップ選択信号（／ＣＳ）、書
き込み制御信号（／ＩＯＷ）及びアドレス信号（／Ａ
Ｏ）の状態が全てローレベルで、読み出し制御信号（／
ＩＯＲ）の状態がハイレベルであると、入力データレジ
スタ２２にデータが書き込まれ、このとき、前記アドレ
ス信号（／ＡＯ）がハイレベルであると、入力データレ
ジスタ２２に命令語が書き込まれる。
き込み制御信号（／ＩＯＷ）及びアドレス信号（／Ａ
Ｏ）の状態が全てローレベルで、読み出し制御信号（／
ＩＯＲ）の状態がハイレベルであると、入力データレジ
スタ２２にデータが書き込まれ、このとき、前記アドレ
ス信号（／ＡＯ）がハイレベルであると、入力データレ
ジスタ２２に命令語が書き込まれる。
【０００８】
【発明が解決しようとする課題】然るに、このような従
来のマイクロコンピュータにおいては、内部にデータを
格納するレジスタ及び命令語を格納するレジスタを備え
たシングルチップマイクロコンピュータ（single-chip
microcomputer ）の形態にコンピュータを構成すると、
チップの容積が増大され、原価が上昇するという不都合
な点があった。
来のマイクロコンピュータにおいては、内部にデータを
格納するレジスタ及び命令語を格納するレジスタを備え
たシングルチップマイクロコンピュータ（single-chip
microcomputer ）の形態にコンピュータを構成すると、
チップの容積が増大され、原価が上昇するという不都合
な点があった。
【０００９】本発明は、このような従来の課題に鑑みて
なされたもので、メインシステムと関連するインタフェ
ースロジックを有しない低廉なマイクロコンピュータを
用いて、一度に伝送可能なデータの大きさを増大させて
データの伝送速度を向上し得るデータ伝送装置及びその
方法を提供することを目的とする。
なされたもので、メインシステムと関連するインタフェ
ースロジックを有しない低廉なマイクロコンピュータを
用いて、一度に伝送可能なデータの大きさを増大させて
データの伝送速度を向上し得るデータ伝送装置及びその
方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】このような目的を達成す
るため、本発明に係るデータ伝送装置においては、メイ
ンシステム１０と関連するインタフェースロジックを有
しないマイクロコンピュータとメインシステム間のデー
タを伝送するデータ伝送装置であって、データ伝送の有
無を検知して第１、第２伝送制御信号（ＳＷＲ，ＳＲ
Ｄ）を夫々発生する信号制御部１００と、該信号制御部
１００の第１伝送制御信号ＳＷＲによりデータ伝送の有
無をマイクロコンピュータに知らせるデータ送信検出部
２００と、前記信号制御部１００の第１、第２伝送制御
信号ＳＷＲ，ＳＲＤによりメインシステム１０又はマイ
クロコンピュータ２０′が伝送すべきデータを該当のポ
ートを経て読み出すように、所定周期ラッチする二重バ
ッファ３００と、を備えて構成されている。
るため、本発明に係るデータ伝送装置においては、メイ
ンシステム１０と関連するインタフェースロジックを有
しないマイクロコンピュータとメインシステム間のデー
タを伝送するデータ伝送装置であって、データ伝送の有
無を検知して第１、第２伝送制御信号（ＳＷＲ，ＳＲ
Ｄ）を夫々発生する信号制御部１００と、該信号制御部
１００の第１伝送制御信号ＳＷＲによりデータ伝送の有
無をマイクロコンピュータに知らせるデータ送信検出部
２００と、前記信号制御部１００の第１、第２伝送制御
信号ＳＷＲ，ＳＲＤによりメインシステム１０又はマイ
クロコンピュータ２０′が伝送すべきデータを該当のポ
ートを経て読み出すように、所定周期ラッチする二重バ
ッファ３００と、を備えて構成されている。
【００１１】そして、本発明に係るデータ伝送方法にお
いては、メインシステム１０からマイクロコンピュータ
２０′に所定大きさの命令語又はデータを伝送すると
き、メインシステム１０からマイクロコンピュータ２
０′に前記命令語又はデータの一部を伝送すると、マイ
クロコンピュータ２０′は伝送された命令語又はデータ
が正確に受信されたかどうかを確認した後、次の命令語
又はデータの伝送を要請するデータをメインシステム１
０に伝送する第１過程と、前記メインシステム１０が前
記要請データを受信して残りの命令語又はデータをマイ
クロコンピュータに伝送すると、該マイクロコンピュー
タ２０′は伝送された全ての命令語又はデータが正確に
受信されたかを確認した後、第１確認データをメインシ
ステム１０に伝送する第２過程と、を順次行う第１伝送
過程と、マイクロコンピュータ２０′からメインシステ
ム１０に所定大きさのデータを伝送するとき、メインシ
ステム１０からマイクロコンピュータ２０′にデータの
伝送を要請すると、該マイクロコンピュータ２０′は前
記データ伝送要請信号を受信して前記データの一部をメ
インシステム１０に伝送する第３過程と、前記メインシ
ステム１０が伝送されたデータが正確に受信されたかを
確認した後、次のデータの伝送を要請する第２確認デー
タをマイクロコンピュータ２０′に伝送すると、該マイ
クロコンピュータ２０′は前記確認データを受信して残
りのデータをメインシステムに伝送する第４過程と、を
順次行う第２伝送過程と、を順次行うようになってい
る。
いては、メインシステム１０からマイクロコンピュータ
２０′に所定大きさの命令語又はデータを伝送すると
き、メインシステム１０からマイクロコンピュータ２
０′に前記命令語又はデータの一部を伝送すると、マイ
クロコンピュータ２０′は伝送された命令語又はデータ
が正確に受信されたかどうかを確認した後、次の命令語
又はデータの伝送を要請するデータをメインシステム１
０に伝送する第１過程と、前記メインシステム１０が前
記要請データを受信して残りの命令語又はデータをマイ
クロコンピュータに伝送すると、該マイクロコンピュー
タ２０′は伝送された全ての命令語又はデータが正確に
受信されたかを確認した後、第１確認データをメインシ
ステム１０に伝送する第２過程と、を順次行う第１伝送
過程と、マイクロコンピュータ２０′からメインシステ
ム１０に所定大きさのデータを伝送するとき、メインシ
ステム１０からマイクロコンピュータ２０′にデータの
伝送を要請すると、該マイクロコンピュータ２０′は前
記データ伝送要請信号を受信して前記データの一部をメ
インシステム１０に伝送する第３過程と、前記メインシ
ステム１０が伝送されたデータが正確に受信されたかを
確認した後、次のデータの伝送を要請する第２確認デー
タをマイクロコンピュータ２０′に伝送すると、該マイ
クロコンピュータ２０′は前記確認データを受信して残
りのデータをメインシステムに伝送する第４過程と、を
順次行う第２伝送過程と、を順次行うようになってい
る。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて説明する。本発明に係るデータ伝送装置
においては、図１に示したように、メインシステム１０
と一般のピン（ｇｅｎｅｒａｌＰＩＮ）とを有し、イン
タフェースと関連するロジックを有しない低廉なマイク
ロコンピュータ２０′を用いてメインシステムとのデー
タ伝送を行うデータ伝送装置であって、データ伝送の有
無を検知して第１、第２伝送制御信号ＳＷＲ，ＳＲＤを
夫々発生する信号制御部１００と、該信号制御部１００
の第１伝送制御信号ＳＷＲによりデータ伝送の有無をマ
イクロコンピュータ２０′に知らせるデータ送信検出部
２００と、前記信号制御部１００の第１、第２伝送制御
信号ＳＷＲ，ＳＲＤによりメインシステム１０又はマイ
クロコンピュータ２０′が伝送すべきデータを該当のポ
ートを経て読み出すように、所定周期ラッチする二重バ
ッファ３００と、を備えて構成されている。
て図面を用いて説明する。本発明に係るデータ伝送装置
においては、図１に示したように、メインシステム１０
と一般のピン（ｇｅｎｅｒａｌＰＩＮ）とを有し、イン
タフェースと関連するロジックを有しない低廉なマイク
ロコンピュータ２０′を用いてメインシステムとのデー
タ伝送を行うデータ伝送装置であって、データ伝送の有
無を検知して第１、第２伝送制御信号ＳＷＲ，ＳＲＤを
夫々発生する信号制御部１００と、該信号制御部１００
の第１伝送制御信号ＳＷＲによりデータ伝送の有無をマ
イクロコンピュータ２０′に知らせるデータ送信検出部
２００と、前記信号制御部１００の第１、第２伝送制御
信号ＳＷＲ，ＳＲＤによりメインシステム１０又はマイ
クロコンピュータ２０′が伝送すべきデータを該当のポ
ートを経て読み出すように、所定周期ラッチする二重バ
ッファ３００と、を備えて構成されている。
【００１３】そして、前記信号制御部１００において
は、図２に示したように、チップ選択信号／ＣＳとシス
テム電源が印加されたか否かを検出した検出信号ＤＥＴ
とを論理和する第１ＯＲゲートＯＲ１と、該第１ＯＲゲ
ートＯＲ１の出力と読み出し制御信号（／ＩＯＲ）とを
論理和する第２ＯＲゲートＯＲ２と、該第２ＯＲゲート
ＯＲの出力を安定化させる積分回路１１０と、該積分回
路１１０の出力信号を遅延させて第１伝送制御信号ＳＷ
Ｒを出力する遅延部１２０と、前記第１ＯＲゲートＯＲ
１の出力と書き込み制御信号（／ＩＯＷ）とを論理和す
る第３ＯＲゲートＯＲ３と、該第３ＯＲゲートＯＲ３の
出力を反転して第２伝送制御信号ＳＲＤを出力する第１
インバータＩＮＶ１と、から構成されている。
は、図２に示したように、チップ選択信号／ＣＳとシス
テム電源が印加されたか否かを検出した検出信号ＤＥＴ
とを論理和する第１ＯＲゲートＯＲ１と、該第１ＯＲゲ
ートＯＲ１の出力と読み出し制御信号（／ＩＯＲ）とを
論理和する第２ＯＲゲートＯＲ２と、該第２ＯＲゲート
ＯＲの出力を安定化させる積分回路１１０と、該積分回
路１１０の出力信号を遅延させて第１伝送制御信号ＳＷ
Ｒを出力する遅延部１２０と、前記第１ＯＲゲートＯＲ
１の出力と書き込み制御信号（／ＩＯＷ）とを論理和す
る第３ＯＲゲートＯＲ３と、該第３ＯＲゲートＯＲ３の
出力を反転して第２伝送制御信号ＳＲＤを出力する第１
インバータＩＮＶ１と、から構成されている。
【００１４】また、前記データ送信検出部２００におい
ては、図３に示したように、前記信号制御部１００の第
１伝送制御信号ＳＷＲに同期して、メインシステム１０
から論理“０”の信号Ｌ０Ｇ０を受けて第１認識信号
（Ｍ−ＩＯＷ）を出力するフリップフロップＤＦＦから
構成されている。また、前記二重バッファ３００におい
ては、図４に示したように、前記信号制御部１００の第
１伝送制御信号ＳＷＲがゲートイネーブル端子Ｇに印加
され、制御端子ＯＣにマイクロコンピュータ２０′から
出力した第１制御信号ＭＲＤが印加される第１バッファ
３１０と、前記信号制御部１００の第２伝送制御信号Ｓ
ＲＤが制御端子ＯＣに印加され、ゲートイネーブル端子
Ｇにマイクロコンピュータ２０′から出力した第２制御
信号ＭＷＲが印加される第２バッファ３２０とから構成
されている。
ては、図３に示したように、前記信号制御部１００の第
１伝送制御信号ＳＷＲに同期して、メインシステム１０
から論理“０”の信号Ｌ０Ｇ０を受けて第１認識信号
（Ｍ−ＩＯＷ）を出力するフリップフロップＤＦＦから
構成されている。また、前記二重バッファ３００におい
ては、図４に示したように、前記信号制御部１００の第
１伝送制御信号ＳＷＲがゲートイネーブル端子Ｇに印加
され、制御端子ＯＣにマイクロコンピュータ２０′から
出力した第１制御信号ＭＲＤが印加される第１バッファ
３１０と、前記信号制御部１００の第２伝送制御信号Ｓ
ＲＤが制御端子ＯＣに印加され、ゲートイネーブル端子
Ｇにマイクロコンピュータ２０′から出力した第２制御
信号ＭＷＲが印加される第２バッファ３２０とから構成
されている。
【００１５】また、前記チップ選択信号（／ＣＳ）は、
所望の入出力アドレス（Ｉ／Ｏ address）をディコーデ
ィングしてメインシステム１０が該当のアドレスを指定
するとき、アクティブ状態になる。更に、前記検出信号
ＤＥＴは、メインシステム１０が使用されないときも恒
常動作中のマイクロコンピュータ２０′の誤動作を防止
する役割を行い、前記信号制御部１００の積分回路１１
０は、標準ＩＳＡＩＯ（Industry Standard Architectu
re IO ）サイクルの実行の際に発生されるタイミングを
調節するロジックであって、メインシステム１０がマイ
クロコンピュータ２０′のデータを読み出す場合、二重
バッファ３００のデータ出力時間を延長させる。
所望の入出力アドレス（Ｉ／Ｏ address）をディコーデ
ィングしてメインシステム１０が該当のアドレスを指定
するとき、アクティブ状態になる。更に、前記検出信号
ＤＥＴは、メインシステム１０が使用されないときも恒
常動作中のマイクロコンピュータ２０′の誤動作を防止
する役割を行い、前記信号制御部１００の積分回路１１
０は、標準ＩＳＡＩＯ（Industry Standard Architectu
re IO ）サイクルの実行の際に発生されるタイミングを
調節するロジックであって、メインシステム１０がマイ
クロコンピュータ２０′のデータを読み出す場合、二重
バッファ３００のデータ出力時間を延長させる。
【００１６】以下、このように構成された本発明に係る
データ伝送装置の動作及び方法に対し、図面を用いて説
明する。先ず、メインシステム１０がマイクロコンピュ
ータ２０′にデータを伝送する場合、チップ選択信号
（／ＣＳ）及び書き込み制御信号（／ＩＯＷ）がローレ
ベルであると、第１制御信号ＳＷＲによりメインシステ
ム１０から出力されたデータがデータバスを経て二重バ
ッファ３００の第１バッファ３１０にラッチされ、デー
タ送信検出部２００がクリアされてマイクロコンピュー
タ２０′にデータが伝送されたことを認知させる第１認
識信号Ｍ−ＩＯＷをマイクロコンピュータ２０′に出力
する。
データ伝送装置の動作及び方法に対し、図面を用いて説
明する。先ず、メインシステム１０がマイクロコンピュ
ータ２０′にデータを伝送する場合、チップ選択信号
（／ＣＳ）及び書き込み制御信号（／ＩＯＷ）がローレ
ベルであると、第１制御信号ＳＷＲによりメインシステ
ム１０から出力されたデータがデータバスを経て二重バ
ッファ３００の第１バッファ３１０にラッチされ、デー
タ送信検出部２００がクリアされてマイクロコンピュー
タ２０′にデータが伝送されたことを認知させる第１認
識信号Ｍ−ＩＯＷをマイクロコンピュータ２０′に出力
する。
【００１７】その後、前記マイクロコンピュータ２０′
は、前記送信検出部２００から第１認識信号Ｍ−ＩＯＷ
を受けて第１制御信号ＭＲＤを前記二重バッファ３００
の第１バッファ３１０の制御端子ＯＣに出力して、第１
バッファ３１０にラッチされたデータを読み出した後、
次回のデータ伝送のため、前記データ送信検出部２００
のフリップフロップ（ＤＦＦ）の制御端子（ＰＲ）に前
記第１制御信号ＭＲＤを出力してセットさせる。
は、前記送信検出部２００から第１認識信号Ｍ−ＩＯＷ
を受けて第１制御信号ＭＲＤを前記二重バッファ３００
の第１バッファ３１０の制御端子ＯＣに出力して、第１
バッファ３１０にラッチされたデータを読み出した後、
次回のデータ伝送のため、前記データ送信検出部２００
のフリップフロップ（ＤＦＦ）の制御端子（ＰＲ）に前
記第１制御信号ＭＲＤを出力してセットさせる。
【００１８】その後、前記マイクロコンピュータ２０′
は、前記第１バッファ３１０から読み込んだデータを分
析して、その結果に該当する応答データをメインシステ
ム１０に伝送するが、このとき、第２バッファ３２０に
応答データを出力してラッチさせ、第２制御信号ＭＷＲ
を第２バッファ３２０のゲートイネーブル端子Ｇに出力
すると、メインシステム１０は第２バッファ３２０にラ
ッチされた応答データをデータバスから該当ポートを経
て読み込む。
は、前記第１バッファ３１０から読み込んだデータを分
析して、その結果に該当する応答データをメインシステ
ム１０に伝送するが、このとき、第２バッファ３２０に
応答データを出力してラッチさせ、第２制御信号ＭＷＲ
を第２バッファ３２０のゲートイネーブル端子Ｇに出力
すると、メインシステム１０は第２バッファ３２０にラ
ッチされた応答データをデータバスから該当ポートを経
て読み込む。
【００１９】一方、前記メインシステム１０が前記マイ
クロコンピュータ２０′からデータを受けるか、或い
は、前記メインシステム１０が前記マイクロコンピュー
タ２０′にデータ及び命令語を伝送するとき、伝送すべ
き命令語又はデータの大きさを用途及びマイクロコンピ
ュータ２０′のポートの大きさに従って調節することが
できるが、本発明では、その一例として、図５（ａ），
（ｂ），（ｃ）に示したように、データの大きさを５ビ
ットにし、１バイト基準に設計されている。
クロコンピュータ２０′からデータを受けるか、或い
は、前記メインシステム１０が前記マイクロコンピュー
タ２０′にデータ及び命令語を伝送するとき、伝送すべ
き命令語又はデータの大きさを用途及びマイクロコンピ
ュータ２０′のポートの大きさに従って調節することが
できるが、本発明では、その一例として、図５（ａ），
（ｂ），（ｃ）に示したように、データの大きさを５ビ
ットにし、１バイト基準に設計されている。
【００２０】即ち、前記５ビット中、４ビットは実際に
用いるデータ情報に用いられ、１ビットはメインシステ
ム１０とマイクロコンピュータ間２０′のデータが伝送
されるとき、エラーを検出するエラービットに用いられ
る。もし、伝送データが１バイトに構成された場合は、
２回のデータ伝送が完全に終了してから一つのサイクル
が完成され、２バイトに構成された場合は、４回のデー
タ伝送が完全に終了してから一つのサイクルが完成され
る。
用いるデータ情報に用いられ、１ビットはメインシステ
ム１０とマイクロコンピュータ間２０′のデータが伝送
されるとき、エラーを検出するエラービットに用いられ
る。もし、伝送データが１バイトに構成された場合は、
２回のデータ伝送が完全に終了してから一つのサイクル
が完成され、２バイトに構成された場合は、４回のデー
タ伝送が完全に終了してから一つのサイクルが完成され
る。
【００２１】また、前記メインシステム１０がマイクロ
コンピュータ２０′に命令語を送信する場合は、図５
（ａ）に示したように、メインシステム１０が１バイト
の命令語を送るとき、最初にエラービットを“０”にし
て、命令語中の最初の４ビット（Ｄ０〜Ｄ３）を伝送す
る。その後、前記マイクロコンピュータ２０′はそれら
の４ビットを受信した後、第１確認データ０００００を
メインシステム１０に伝送すると、該メインシステム１
０はマイクロコンピュータ２０′から伝送されたデータ
を確認して、最初に送信した命令語（Ｄ０〜Ｄ３）が正
常に受信されたと判断し、メインシステム１０は残りの
命令語（Ｄ４〜Ｄ７）を前記マイクロコンピュータ２
０′に伝送する。
コンピュータ２０′に命令語を送信する場合は、図５
（ａ）に示したように、メインシステム１０が１バイト
の命令語を送るとき、最初にエラービットを“０”にし
て、命令語中の最初の４ビット（Ｄ０〜Ｄ３）を伝送す
る。その後、前記マイクロコンピュータ２０′はそれら
の４ビットを受信した後、第１確認データ０００００を
メインシステム１０に伝送すると、該メインシステム１
０はマイクロコンピュータ２０′から伝送されたデータ
を確認して、最初に送信した命令語（Ｄ０〜Ｄ３）が正
常に受信されたと判断し、メインシステム１０は残りの
命令語（Ｄ４〜Ｄ７）を前記マイクロコンピュータ２
０′に伝送する。
【００２２】このとき、前記マイクロコンピュータ２
０′は、再び第２確認信号１０１０１をメインシステム
１０に伝送して命令語を正確に受信したという応答を送
信する。このようにして、前記マイクロコンピュータ２
０′は、２回の命令語データを調合して該当の命令を実
行する。その後、前記メインシステム１０が前記マイク
ロコンピュータ２０′からデータを受信する場合は、図
５（ｂ）に示したように、前記メインシステム１０から
マイクロコンピュータ２０′にデータ伝送要請データ１
００００が伝送される。前記マイクロコンピュータ２
０′は、前記メインシステム１０に最初の４ビットのデ
ータＤ０〜Ｄ３を送信した後、次回のデータ伝送要請デ
ータ１０１０１をマイクロコンピュータ２０′に伝送す
ると、該マイクロコンピュータ２０′は残りの４ビット
のデータＤ４〜Ｄ７をメインシステム１０に伝送する。
０′は、再び第２確認信号１０１０１をメインシステム
１０に伝送して命令語を正確に受信したという応答を送
信する。このようにして、前記マイクロコンピュータ２
０′は、２回の命令語データを調合して該当の命令を実
行する。その後、前記メインシステム１０が前記マイク
ロコンピュータ２０′からデータを受信する場合は、図
５（ｂ）に示したように、前記メインシステム１０から
マイクロコンピュータ２０′にデータ伝送要請データ１
００００が伝送される。前記マイクロコンピュータ２
０′は、前記メインシステム１０に最初の４ビットのデ
ータＤ０〜Ｄ３を送信した後、次回のデータ伝送要請デ
ータ１０１０１をマイクロコンピュータ２０′に伝送す
ると、該マイクロコンピュータ２０′は残りの４ビット
のデータＤ４〜Ｄ７をメインシステム１０に伝送する。
【００２３】しかし、前記メインシステム１０からマイ
クロコンピュータ２０′にデータを伝送する場合は、図
５（ｃ）に示したように、先ず、前記メインシステム１
０からエラービットを“０”にして、最初の４ビットの
データＤ０〜Ｄ３をマイクロコンピュータ２０′に伝送
すると、該マイクロコンピュータ２０′はデータを正確
に受信したことを認知させる応答データ０００００をメ
インシステム１０に伝送し、該応答データを受けて確認
した前記メインシステム１０は、継続してマイクロコン
ピュータ２０′に残りの４ビットのデータＤ４〜Ｄ７を
伝送する。
クロコンピュータ２０′にデータを伝送する場合は、図
５（ｃ）に示したように、先ず、前記メインシステム１
０からエラービットを“０”にして、最初の４ビットの
データＤ０〜Ｄ３をマイクロコンピュータ２０′に伝送
すると、該マイクロコンピュータ２０′はデータを正確
に受信したことを認知させる応答データ０００００をメ
インシステム１０に伝送し、該応答データを受けて確認
した前記メインシステム１０は、継続してマイクロコン
ピュータ２０′に残りの４ビットのデータＤ４〜Ｄ７を
伝送する。
【００２４】このとき、前記マイクロコンピュータ２
０′は、再び第２確認信号１０１０１をメインシステム
１０に伝送して命令語を正確に受信したことを知らせ、
このようにして、前記マイクロコンピュータ２０′は、
２回の命令データを調合して該当命令を実行する。
０′は、再び第２確認信号１０１０１をメインシステム
１０に伝送して命令語を正確に受信したことを知らせ、
このようにして、前記マイクロコンピュータ２０′は、
２回の命令データを調合して該当命令を実行する。
【００２５】
【発明の効果】以上説明したように、本発明に係るデー
タ伝送装置及びその方法においては、メインシステムと
関連するインタフェースロジックを有しない低廉なマイ
クロコンピュータを用いてメインシステムとのデータ伝
送を行い、メインシステムとのインタフェースを具現し
得るという効果がある。
タ伝送装置及びその方法においては、メインシステムと
関連するインタフェースロジックを有しない低廉なマイ
クロコンピュータを用いてメインシステムとのデータ伝
送を行い、メインシステムとのインタフェースを具現し
得るという効果がある。
【００２６】また、キーボード制御器の種類に拘らず、
標準化された入出力ポートを経てデータを処理するた
め、メインシステムにリモコン及び簡単な入力装置を採
用させ、キーボードとキーボード制御器間の誤動作を防
止して製品の信頼性を向上し得るという効果がある。
又、ＩＢＭ系コンピュータの互換性を維持し、リモコン
を用いてメインシステムの速度低下を防止し得るという
効果がある。
標準化された入出力ポートを経てデータを処理するた
め、メインシステムにリモコン及び簡単な入力装置を採
用させ、キーボードとキーボード制御器間の誤動作を防
止して製品の信頼性を向上し得るという効果がある。
又、ＩＢＭ系コンピュータの互換性を維持し、リモコン
を用いてメインシステムの速度低下を防止し得るという
効果がある。
【図１】本発明に係るデータ伝送装置のブロック図であ
る。
る。
【図２】図１の信号制御部の回路図である。
【図３】図１のデータ送信検出部の回路図である。
【図４】図１の二重バッファの回路図である。
【図５】本発明に係るデータ伝送装置を利用して命令語
又はデータを伝送する過程の説明図で、（ａ）はメイン
システムからマイクロコンピュータに命令語を伝送する
過程の説明図、（ｂ）はマイクロコンピュータからメイ
ンシステムにデータを伝送する過程の説明図で、（ｃ）
はメインシステムからマイクロコンピュータにデータを
伝送する過程の説明図である。
又はデータを伝送する過程の説明図で、（ａ）はメイン
システムからマイクロコンピュータに命令語を伝送する
過程の説明図、（ｂ）はマイクロコンピュータからメイ
ンシステムにデータを伝送する過程の説明図で、（ｃ）
はメインシステムからマイクロコンピュータにデータを
伝送する過程の説明図である。
【図６】従来のマイクロコンピュータのブロック図であ
る。
る。
１０…メインシステム ２０′…マイクロコンピュータ １００…信号制御部 １１０…積分回路 １２０…遅延部 ２００…データ送信検出部 ３００…二重バッファ ３１０…第１バッファ ３２０…第２バッファ ＯＲ１〜ＯＲ３…第１〜第３ＯＲゲート ＩＮＶ１…インバータ ＤＦＦ…フリップフロップ
Claims (7)
- 【請求項１】 メインシステムと関連するインタフェー
スロジックを有しないマイクロコンピュータが、そのメ
インシステムとデータを伝送するデータ伝送装置であっ
て、 データ伝送の有無を検知して第１、第２伝送制御信号を
夫々発生する信号制御部と、 該信号制御部の第１伝送制御信号によりデータ伝送の有
無をマイクロコンピュータに知らせるデータ送信検出部
と、 前記信号制御部の第１、第２伝送制御信号によりメイン
システム又はマイクロコンピュータが伝送すべきデータ
を該当のポートを経て読み出すように、所定周期をラッ
チする二重バッファと、を備えて構成されたことを特徴
とするデータ伝送装置。 - 【請求項２】 前記信号制御部は、チップ選択信号とシ
ステム電源の印加与否を検出した検出信号とを論理和す
る第１ＯＲゲートと、該第１ＯＲゲートの出力と読み出
し制御信号とを論理和する第２ＯＲゲートと、該第２Ｏ
Ｒゲートの出力を安定化させる積分回路と、該積分回路
の出力信号を遅延させて第１伝送制御信号を出力する遅
延部と、前記第１ＯＲゲートの出力と書き込み制御信号
とを論理和する第３ＯＲゲートと、該第３ＯＲゲートの
出力を反転して第２伝送制御信号を出力する第１インバ
ータと、から構成されたことを特徴とする請求項１記載
のデータ伝送装置。 - 【請求項３】 前記データ送信検出部は、前記信号制御
部から出力する第１伝送制御信号に同期され、メインシ
ステムから論理信号を受けて第１認識信号を出力するフ
リップフロップから構成されたことを特徴とする請求項
１記載のデータ伝送装置。 - 【請求項４】 前記二重バッファは、前記信号制御部の
第１伝送制御信号がゲートイネーブル端子に印加され、
制御端子にマイクロコンピュータから出力した第１制御
信号が印加される第１バッファと、 前記信号制御部の第２伝送制御信号が制御端子に印加さ
れ、ゲートイネーブル端子に前記マイクロコンピュータ
から出力した第２制御信号が印加される第２バッファと
から構成されたことを特徴とする請求項１記載のデータ
伝送装置。 - 【請求項５】 マイクロコンピュータとメインシステム
間のデータ伝送装置において、 データを所定大きさに分け、その一部を伝送する第１過
程と、 伝送されたデータの一部が正確に受信されたかを確認
し、“伝送されたデータ部分の次のデータ部分を伝送し
ろ”という第１確認信号を伝送する第２過程と、 データの最終部分を伝送する第３過程と、 伝送された全てのデータが正確に受信されたかを確認し
て第２確認信号を伝送する第４過程と、を順次行うこと
を特徴とするデータ伝送方法。 - 【請求項６】 前記第１過程において、マイクロコンピ
ュータからメインシステムにデータを伝送するときは、
該メインシステムからデータの伝送を要請する信号を前
記マイクロコンピュータに伝送する過程を追加包含する
ことを特徴とする請求項５記載のデータ伝送方法。 - 【請求項７】 前記第１過程及び第２過程は、伝送する
べきデータの大きさがＮバイトであると、２Ｎ−１回反
復されることを特徴とする請求項５記載のデータ伝送方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980000536A KR100284054B1 (ko) | 1998-01-12 | 1998-01-12 | 마이콤과 메인 시스템의 데이터 전송방법 및 장치 |
| KR536/1998 | 1998-01-12 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11316735A true JPH11316735A (ja) | 1999-11-16 |
Family
ID=19531284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11004097A Pending JPH11316735A (ja) | 1998-01-12 | 1999-01-11 | デ―タ伝送装置及びその方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6405260B2 (ja) |
| JP (1) | JPH11316735A (ja) |
| KR (1) | KR100284054B1 (ja) |
| TW (1) | TW419923B (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050223126A1 (en) * | 2004-03-31 | 2005-10-06 | Chu Li W | Buffer controller between memories and method for the same |
| KR100843105B1 (ko) * | 2006-08-23 | 2008-07-02 | 주식회사 아이피에스 | 컴퓨터 기반 제어기, 제어 시스템, 및 제어 방법 |
| US7934045B2 (en) * | 2009-06-09 | 2011-04-26 | International Business Machines Corporation | Redundant and fault tolerant control of an I/O enclosure by multiple hosts |
| WO2012169687A1 (ko) * | 2011-06-07 | 2012-12-13 | 대성전기공업 주식회사 | 듀얼 컨트롤러 시스템의 오류 검출 장치 및 방법 |
| US8456917B1 (en) * | 2011-11-29 | 2013-06-04 | Elpida Memory, Inc. | Logic circuit for a semiconductor memory device, and method of managing an operation in the semiconductor memory device |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3979732A (en) * | 1975-02-18 | 1976-09-07 | Motorola, Inc. | Asynchronous status interlock circuit for interface adaptor |
| US4485470A (en) * | 1982-06-16 | 1984-11-27 | Rolm Corporation | Data line interface for a time-division multiplexing (TDM) bus |
| KR910001743B1 (ko) * | 1986-11-28 | 1991-03-22 | 미쓰비시덴기 가부시기가이샤 | 데이타 멀티 플렉스 전송 장치 |
| JP2778222B2 (ja) * | 1990-08-15 | 1998-07-23 | 日本電気株式会社 | 半導体集積回路装置 |
| US5386585A (en) * | 1993-02-03 | 1995-01-31 | Intel Corporation | Self-timed data pipeline apparatus using asynchronous stages having toggle flip-flops |
| US5790567A (en) * | 1995-08-28 | 1998-08-04 | California Institute Of Technology | Parallel processing spacecraft communication system |
-
1998
- 1998-01-12 KR KR1019980000536A patent/KR100284054B1/ko not_active IP Right Cessation
-
1999
- 1999-01-05 TW TW088100058A patent/TW419923B/zh not_active IP Right Cessation
- 1999-01-11 JP JP11004097A patent/JPH11316735A/ja active Pending
- 1999-01-12 US US09/228,557 patent/US6405260B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6405260B2 (en) | 2002-06-11 |
| TW419923B (en) | 2001-01-21 |
| KR100284054B1 (ko) | 2001-03-02 |
| US20020010802A1 (en) | 2002-01-24 |
| KR19990065297A (ko) | 1999-08-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030311 |