TW419808B - Electrostatic discharge device capable of avoiding latch up effect - Google Patents

Description

A 1 9 80 8 五、發明說明（l) 、 本發明係有關於電路保護技術，特別是有關於一種可 免於閂鎖效應之靜電放電保護電路。、 應用於次微米CMOS積體電路之靜電放電保護電路，由 於淡推植汲極（L D D )結構以及自動對準金屬石夕化物 (S a 1 i c i d e)擴散製程等之採用，習知係採用側向半導體控 整流器（Lateral Semiconductor Control led Rectifier) 做為靜電放電保護電路，即如美國專利第5 〇12 317號案 所揭示者’以避免靜電放電應力的破壞。此習知之側向半 導體控整流器形成於一半導體基底内之剖面示意圖即如第 1圖所示。 如第1圖所示’習知侧向半導體控整流器通常是設置 於一 P型半導體基底10上，而在p型半導體基底1〇的既定位 置内形成有一 N型井區11。在N型井區11的範圍内，形成有 一 P型摻雜區12和一 N型摻雜區13 ;在p型半導體基底 内’則形成有另一 N型掺雜區14和另一 p型摻雜區15〇?型 摻雜區12和N型摻雜區13成電性耦接後，及於一接合墊！， 此接合墊1係耦接至内部電路2，内部電路2表示易遭致靜 電放電破壞的核心電路，故需側向半導體控整流器的保 護。而N型摻雜區14和P型摻雜區15成電性耦接後，及於一 電位接點vss，當於一般操作模式（normal 〇perati〇n)下， 此電位接點Vss通常是為接地電位。 如疋，P型摻雜區12、N型井區11、以及p型半導體基 底1 0等，分別建構得一PNP雙極性接面電晶體2〇之射極、 基極和集極。N型井區11、P型半導體基底10、以及N型摻 五、發明說明（2) 、 ------ 雜區14等，分別建構得一 NpN雙極性接面電晶體Η之集 極、基極和射極。第2圖所示即為第之等效電路，圖示 中，電阻22和23分別代表N型井區u*p型矽基底1〇的展阻 (spreading resistance)。 α然而，备於正常操作模式下，若處於雜訊或干擾的環 境内’習知半導體控整流器容易發生閂鎖效應，而使内部 電路操作失序。 因此，本發明之一目的，在於提供一種靜電放電保護 電路，當於正常操作模式下可免於閂鎖效應的發生。 為獲致上述目的，本發明可藉由提供一種靜電放電保 1 ·路’其包括—半導體控整流器和至少一個二極體，此 2導體控整流器與二極體串接，耦接於二電路接點間。當 二導體控整流器因驟回導通時，藉由二極體提高電路接點 間之保持電壓。 者因此’可根據實際應用之所需調整二極體數目，獲致 或當的觸發電壓和保持電壓。若能將保持電壓調整至大於 ^等於V^H ’則當於正常操作模式下，本發明之靜電放電保 *電路若應用於輪入接合塾處時，將可確保内部電路運作 的正破性。里本 則 再者，若能將保持電壓調整至大於或等於vDD， 本 ^正常操作模式下，縱使處於雜訊或干擾的環境内， 發明之靜電放電保護電路將可完全免於閂鎖效應之發 " '低電愿觸發半導體控整流器、亦或是具有浮接井 而根據本發明’半導體控整流器可以是側向半導 整片哭 y 4 ns. ^

第5頁 五、發明說明（3) 區之半導體控整流器 為讓本發明之上述和其他目的·、特'徵、和優點能更明 顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳 細說明如下： 圖示之簡單說明： 第1圖係顯示習知側向半導體控整流器製於一半導體 基底内之剖面圖示； 第2圖係顯示第1圖之等效電路圖； 第3圖係顯示根據本發明第一較佳實施例之等效電路 圖， 第4圖係顯示第3圖之電路與習知者之I-V曲線圖； 第5圖係顯示根據本發明第二較佳實施例之等效電路 圖， 第6圖係顯示根據本發明第三較佳實施例之等效電路 圖；以及 第7圖係顯示根據本發明第四較佳實施例之等效電路 圖。 符號說明： 1〜接合墊；2~内部電路；3、4〜電路接點；10〜半導體 基底；11~井區；12-15〜摻雜區；20 '2卜雙極性接面電晶 體；22 ' 23~ 電阻；32 、 34 、 52 、 54 、 62 ' 64 、 72 、 74 、 78〜二極體；以及，30、50、60、70〜半導體控整流器。 實施例： 第一實施例

五、發明說明（4) 、 請參照第3圖，所示為根據本發明第一較佳實施例之 等效電路圓。根據本發明之靜電放電保、護電路，係連接於 二電路接點3和4之間，而電路接點3和4可以分別是接合墊 和Vss電位接點。此靜電放電保護電路包括串接之一側向半 導體控整流器3 0、以及至少一個二極體；第3圖中，係以 兩個二極體32和34為例。 側向半導體控整流器30具有一陽極3〇a和一陰極30C * 係為美國專利第5，0 1 2，3 1 7號案所揭示者，其詳細結構即 如第1和2圖所示。而二極體32以其陽極和陰極，分別連接 電路接點3和側向半導體控整流器3〇之陽極3〇A ;二極體34 則以其陽極和陰極，分別連接側向半導體控整流器3〇之陰 極30C和電路接點4。 請參照第4圖，所示為第3圖之電路與習知者之〖_v曲 4=矣ίΚΐ號4〇代表第3圖之電路之W曲線，而標號 40代表習知電路之η曲線。由第4 _可知曲 是曲線42沿電壓軸v向右平移，故筮3 ' 之觸發電壓（trigger v〇ltage) Vtri較習知者^高· 地，第'圖靜電放電保護電路之保持電磨(7… voltage) 較習去口去v 迕古 & 與 VTR2 ^TRl 電壓…"。Itage)#r、二極體個數體為3:，之切入 以及VH1與VH2間可以下列關係式表之：

Vtri w VTR2 + N X V 7

^H1 W ^H2 + N XV

A) 98〇e , w 五 '發明說明（5) ' 雖然本例中係以兩個二極體3 2和3 4為例，但可根據實 際應用之所需調整二極體之數目（=個或串接多於兩個之 一極體）’以獲致適當的觸發電壓VTRi和保持電壓、。—般 而言’若能將保持電壓νΗ1調整至大於或等於Vih(就一反相 器而言，輸出端欲呈邏輯高準位必須在輸入端所加之最低 電壓）’則當於正常操作模式下’第3圖之靜電放電保護電 路若應用於輸入接合墊處時，將可確保内部電路運作的正 確性’若能將保持電壓νΗ1調整至大於或等於(或邏輯高 準位），則當於正常操作模式下，縱使處於雜訊或干擾的 環境内，第3圖之靜電放電保護電路都將可完全免於閂鎖 效應之發生。 第二實施例 請參照第5圖’所示為根據本發明第二較佳實施例之 等效電路圖。根據本發明之靜電放電保護電路，係連接於 二電路接點3和4之間’而電路接點3和4可以分別是接合墊 和Vss電位接點。此靜電放電保護電路包括串接之一低電壓 觸發（Low Voltage Triggering)半導體控整流器5〇 '以及 至少一個二極體；第5圖中，係以兩個二極體52和54為 例。 低電壓觸發半導體控整流器50即揭示美國專利第 5’465, 189號案，係於第1圖所示之n型井區和半導體基 底10間接面處設置一M0S結構56。此低電壓觸發半導體二 整流器50具有一陽極50A和一陰極5 0C。而二極體52以其"陽 極和陰極，分別連接電路接點3和低電壓觸發半導體控整 五、發明說明（6) 、 流器5 0之1%極5 〇 A ;二極體5 4則以其陽極和陰極，分別連 接低電壓觸發半導體控整流器5 〇之.陰極〇 c和電路接點4。 第三實施例 明參照第6圖，所示為根據本發明第三較佳實施例之 等效電路圖。根據本發明之靜電放電保護電路，係連接於 二電路接點3和4之間’而電路接點3和4可以分別是接合墊 和Vss電位接點。此靜電放電保護電路包括串接之具浮接井 區之半導體控整流器60、以及至少一個二極體；第6圖 中，係以兩個二極體6 2和6 4為例。 具浮接井區之半導體控整流器6〇，即是將第1圖所示 之N型摻雜區1 3移除’使N型井區11呈浮接狀態。此具浮接 井區之半導體控整流器6〇具有一陽極6〇a和一陰極60C。而 一極體62以其陽極和陰極，分別連接電路接點3和具浮接 井區之半導體控整流器6〇之陽極6〇 A ;二極體64則以其陽 極和陰極’分別連接具浮接井區之半導體控整流器6 〇之陰 極60C和電路接點4。 第四實施例 請參照第7圖，所示為根據本發明第四較佳實施例之 等效電路圖。根據本發明之靜電放電保護電路，係連接於 一電路接點3和4之間，而電路接點3和4可以分別是接合墊 ^Vss電位接點。此靜電放電保護電路包括串接之具浮接井 區之半導體控整流器70、以及至少一個二極體；第7圖 中’係以兩個二極體72和74為例。 具浮接井區之半導體控整流器，即是將第1圖所示

第9頁 4〗9 80 8 ;省 五、發明說明（7) 、 之N型掺雜區13移除，使N型井區U呈浮接狀態。此具浮接 井區之半導體控整流器70具有一陽極7〇'A和一陰極7〇(：。而 一極體72以其陽極和陰極，分別連接電路接點3和具浮接 井區之半導體控整流器70之陽極7〇a ;二極體74則以其陽 極和陰極，分別連接具浮接井區之半導體控整流器7〇之陰 極70C和電路接點4。 再者，具沣接井區之半導體控整流器？〇是藉由一 M〇s 電晶體76觸發，此M0S電晶體76係與至少一個二極體”串 接後，連接於電路接點3和4之間。因&，假設二極體72、 74二切入電壓（cut 一 in v〇ltage)為％、個數為&，而二極 體78之切入電壓為V”、二極體個數為、，則本例之、與 VTR2 '以及VH丨與ν„2間可以下列關係式表之：

Vtri w VTR2 + N2 X V r2 Vhi" VH2+N, X Vrl 本例係以N!等於一、|\J2 —為例，但 所需調整二極體之數目（一個或串祀據貫際應用之 以獲致適當的觸發電壓^和保持電壓v '兩：體L ’ 能將保持電壓調整至大於或等Η就^而5右 輪出端欲呈邏輯高準位必須在輪 反相器而5 ， 用於輸入接合墊處時，將可確1電放電保濩電路若應 若能牌^i蕾板Μ 確内部電路運作的正確性； ’、’電壓H1調整至大於或等於v 古 則當於正常操作模式下躲：(或邏軏间準位）’ 便處於雜訊或干擾的環境内， 4 ί 9 80 8 五 '發明說明（8) 一'Γ --—- ^ 3圖之靜電&電保護電路都將可完全免於問鎖效應之發 生。 、 體控發明之靜電放電保護電路’包括一半導 # ^ I 〇至^ 一個一極體，此半導體控整流器與二極 H f接於二電路接點間。當半導體控整流器因驟回 由—極體提倚電路接點間之保持電壓。 s，】功明可根據實際應用之所需調整二極體數 整至大莖的觸發電壓和保持電壓。若能將保持電壓調 當於正常操作模式下，本發明之靜 電路運作的正確性。再者塾處時’將可確保内部 等於V , Μ 右迠將保持電壓調整至大於或 寸UDI) ’則當於正常操作模并 ^ ^ 環境内，本發明之靜電放電 雷敗：處於雜訊或干擾的 應之發生。 ^放電保瘦電路將可完全免於問鎖效 限定ίΐΐ發明已以較佳實施例揭露如上，然其並非用以 丄任何熟習此技藝者，在不脫離本發ίί= 和Ι&圍内，當可作更叙盥利从 双^之精柙 視後附之申請專利範圍所；定者Κ本發明之保護範圍當

Claims (1)

1. u : d 8 ο 8 . 六、申請專利範圍 、 h —種靜電放電保護電路，包括： —半導體控整流器；以及 ' 一個二極體，與該半導體控整流器串接於二電路接點 間；當該半導體控整流器因驟回導通時，以該二極體提高 該等電路接點間之保持電壓。 2. 如申請專利範圍第1項所述之該靜電放電保護電 路’其中，該半導體控整流器是一側向半導體控整流器。 3. 如申請專利範圍第1項所述之該靜電放電保護電 路’其中’該半導體控整流器是一低電壓觸發半導體控整 流器。 4. 如申請專利範圍第1項所述之該靜電放電保護電 路’其中’該半導體控整流器是一具浮接井區之半導體控 整流器。 5. 如申請專利範圍第4項所述之該靜電放電保護電 路’尚包括一MOS電晶體，並接於該半導體控整流器。 6. 如申請專利範圍第5項所述之該靜電放電保護電 路’尚包括另一個二極體，串接於該MOS電晶體。 7. —種靜電放電保護電路，包括： 一半導體控整流器，包括一半導體基底和設置於該半 導體基底内之一井區，該井區具有一歐姆接觸區；以及 一個二極體，與該半導體控整流器串接於二電路接點 間；當該側向半導體控整流器因驟回導通時，以該二極體 提高該等電路接點間之保持電壓<= 8. 如申請專利範圍第7項所述之該靜電放電保護電

   第12頁 4 1 9 8〇 8 ------------------ 六、申請專利範圍 、 路，其中，該半導體控整流器是一側向半導體控整流器。 9.如申凊專利範圍第7項所述之該#電放電保護電 路，其中，該半導體控整流器是一低電壓觸發半導體控整 流器° 10· —種靜電放電保護電路，包括： 一半導體控整流器，包括一半導體基底和設置於該半 導體基底内之一浮接井區；以及 間.:個二極體’與該半導體控整流器串接於二電路接點 i高兮Ϊ側向半導體控整流器因驟回導通時’以該二極體 5等電路接點間之保持電壓。 路，尚‘如申請專利範圍第10項所述之該靜電放電保護電 器。e L括—Μ 0 s電晶體’並接於該侧向半導體控整流 12. Λ 路，6 甲請專利範圍第11項所述之該靜電放電保護電 β包括另一個二極體，串接於該MOS電晶體。

   第13頁