TW416133B

TW416133B - Manufacturing method for integrated circuit having electrostatic discharge protection circuit

Info

Publication number: TW416133B
Application number: TW88102210A
Authority: TW
Inventors: Shiou-Wen Shiu
Original assignee: United Microelectronics Corp
Priority date: 1999-02-12
Filing date: 1999-02-12
Publication date: 2000-12-21

Description

經濟部中央標準局員工消費合作社印氧 416133 A7 B7 _ 五'發明説明（I ) 發明領域：本發明係關於一種含有靜電保護之積體電路製程，特別是關於一種不使靜電保護裝置(electrostatic discharge protection device)被矽金屬化（salicide)的製程方法。發明背景：在積體電路元件中，當一個巨大的靜電電壓(如人體所帶靜電可大於2000伏特）出現在積體電路晶片的銲墊 (Bonding Pad)時，會有過大的電流通過而產生過熱 (overheating)現象並會造成積體電路元件中的薄氧化層的崩潰，因此，許多的積體電路設計中會多加一靜電保護裝置來避免積體電路的元件受到靜電的損害。上述之靜電保護裝置，當焊墊上沒有電壓，或者焊墊電壓在正常信號電壓的範圍內’靜電保護裝置不會啓動’不致影響晶片的操作電路。當焊墊電壓與正常信號電壓同極性’ 但高於正常範圍時’保護電路裝置會開啓’以保護積體電路元件不受到靜電放電電壓的傷害。在今日積體電路元件尺寸的縮小及集積化密度的提高已大幅增加積體電路上電路密度’此電路密度的增加已明顯改善電性的動作表現且減少今日電子產品的生產成本。然而，在積體電路工業致力於元件尺寸縮小時’形成金屬矽化物以降低接觸電阻來提昇積體電路元件的速度’是現今積體電路一個趨勢’但是靜電保護裝置卻又不欲形成金屬矽化物造成阻值下降而太早將電流接地’這又增加了積體電路元件 2 本紙張尺度適用中國(CNS)規格（^297公^ —-H —---—l·-；-—ί ΙΊ ! i— ^ III 線 (請先閱讀背面之注意事項再填寫本頁) 416133 A7 B7__ 五、發明説明（>) 製程的複雜程度。爲使金屬矽化物不形成於靜電保護裝置上，在習知製程中，會在進行砍金屬化製程前’先行沈積一氧化層作爲阻隔層於靜電保護裝置上’以防止金屬矽化物形成於靜電保護裝置上以降低接觸電阻；而在混合訊號電路(mixed signal)中’ 亦利用到一氧化矽層作爲電容器上下電極之間的介電層’因此以往採用矽金屬化製程的混合訊號電路(mixedsignal)的製作，必須至少有兩次氧化矽層的長成與後續蝕刻工作。經濟部中央谇準局員工消費合作社印复 (請先間讀背面之注意事項再填寫本頁) 在習知技術中，如圖一 A所示，提供一已先後形成閘氧化層及場氧化層20之半導體矽基板10，在上述之矽基板1〇上沈積第一摻雜複晶矽層其目的在靜電保護電路區A(ESD area)、電阻區B、電性活動區C(active area)及電容區D分別製作出靜電保護裝置之閘極50結構及其下之閘氧化層60、電阻器51及其下之閘氧化層61、金氧半場效電晶體之閘極 52及其下之閘氧化層62、下電極板53及其下之電容器的介電層63，之後，形成如圖一 A中所示的間隙壁70於各區中上述摻雜多晶矽結構之兩側，接續，使用離子佈值(ion implanting)以形成輕摻雜汲/源極40(lightly doped source/drain ; LDD)及接雜區 30。接續，如圖一 A所示，沈積第一氧化矽層1〇〇與摻雜多晶矽層，先定義出電容區C之上電極板90結構後，接下來，請參考圖一 B，僅保留上電極板90下方之第一氧化矽層100 形成第一氧化層l〇〇a作爲電容器的上、下電極板之介電層。接續，請參考圖一 C所示，沈積第二氧化層110，並定 _ 3 本紙张尺度適用中國國家檁準（CNs ) A4現格U1K297公釐） 416133 經濟部中央樣辛局員工消費合作社印製 A7 B7 五、發明説明（3) 義出電性活動區c爲非光阻區，接著，將位於電性活動區c 之第二氧化層11 〇除去，方便後續電性活動區c之閘極52、汲/源極40進行砂金屬化製程(salicide process)，而在上述之蝕刻過程中被光阻保護而未被除去之第二氧化矽層ll〇a ’ 其目的如同之前所述之原因：爲避免金屬矽化物於靜電保護區A中產生。最後，請參考圖一 D所示’進行矽金屬化製程，形成金屬矽化物81於所述之閘極52、汲/源極40上方。如上所述，在習知製程中，需先沈積兩層氧化矽層(分別是第一氧化矽層1〇〇及第二氧化矽層110)，其中上述之第一氧化層1〇〇係爲了製作上電極板53與下電極板90間之介電層l〇〇a，而上述之第二氧化矽層ll〇a僅爲作爲在矽金屬化製程時之阻隔層，而本發明係提供一新式製程方式：在減少製程步驟的情況下(氧化層沈積、微影及蝕刻之次數），可達到與習知技術相同的目的，如此可降低成本及減少製作週期(cycle time)，亦可以製造出具有低電壓係數(low Vcc)特性之電容器。發明之概述：本發明之主要目的是提供一種含有靜電路之積體電路的製造方法，較習知技術之製程步驟簡化’達到降低成本提高產能之目的。 _ 本發明的另一目的是提供一種含有靜電路之積體電路的製造方法，係提供一氧化矽層可作爲電容器之介電層，並可同時作爲金屬化製程中靜電保護區之隔絕層。 __. It H ： I，— | —裝 I ——訂 I I I I I 線 (請先閱讀背面之注意事項再填寫本頁) 衣紙浪尺度iii用中國國家標準（CNS ) Λ4規格（2丨0X297公釐 416133 i之積體電路的製程剖經濟部中央標準局員工消资合作社印焚 A7 B7 五、發明说明（{) 本發明的另一目的是提供一種電容器的製造方法，可製作出電壓係數較低之電容器，使電容器對電壓的改變維持較佳的線性關係。本發明係使用下列步驟來達到上述之各項目的：首先，在，提供一矽基板，其上述之矽基板已陸續形成摻雜區且定義出靜電保護電路區之閘極結構、電阻區之電阻器、電性活動區之鬧極結構及電谷區中之下電極板，，定義靜電保護電路區及電容區爲非光阻區，使用靜離子佈值技術’接下來’在形成間隙壁於上述靜電保護電路區之閘極結構、電阻區之電阻器、電性活動區之閘極結構及電容區中之下電極板之兩側後，續沈積一氧化矽層於矽基板上，並將電性活動區上所沈積之上述氧化矽層除去後，進行矽金屬化製，取後，沈積摻雜複晶砂層經定義後而形成電容器之上電極板" 圖式簡要說明：圖一 A〜D爲習知技術中含有靜面示意圖。，圖- A〜E爲本發隨麵中製作含雜之積體電路的製程剖面示意圖。圖號說明： 10-基板 30-摻雜區 20-場氧化層 31-ESD摻雜區 I -- ΙΊ ----I .1 ----Ί --. I I I I 訂 —I 1 .~"線- (請先閱讀背面之注意事項再填寫本頁〕 ____ 本紙張尺度適用中國國家標準（css ) A4現格（2UVX 297公釐 416133 A7 五、發明説明（Jr ) 40·汲/源極 50-蘭極 51-高電阻 52-蘭極 53-下電極板 60-閘氧化層 61-閛氧化層 62-閘氧化層 63-介電層 70-間隙壁 80-鈦/氮化鈦 81-砂化鈦 90-上極電極板 100-第一氧化矽層 110-第二氧化矽層 500-氧化矽層 A-靜電保護電路區 B-電阻區〇電性活動區 D-電容區經濟部中央標华局員工消費合作社印製發明詳細說明： ^ 本發明可應用在具有含靜<^護(ESD protection)之積體電路如：互補式金氧半導體(complementary metal-oxide semiconductor ; CMOS)、雙載子互補式金氧半導體(Bipolar CMOS ; BiCMOS)及混合數位與類比(Mixed Digital/Analog) 系統中，本發明係提出另一製程其可簡化習知之製程步驟，並可同時製作出具低電壓係數之電容器。以下之實施例將利用混合訊號(Mixed signal)之製程’來闡述本發明之技術手段。首先，請參閱圖二A，提供一半導體矽基板10 ’其上述之半導體矽基板10上已先後形成閘氧化層及場氧化層 2〇 ’接著在矽基扳10上沈積第一摻雜複晶矽層’經^、定義後上述之第一摻雜複晶矽層與閘氧化層可在靜^護 6 本纸杀尺度適用中國國家標準（CNS〉以規格（210X29?公釐） I:-------„---^裝------訂------線"---- (諳先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消费合作社印11 416133 A7 B7 五、發明説明（t) 電路區A(ESD area)、電阻、電性活動區C(active area) 及電容區D分別定義出#^護裝置之閘極50結構及其下之閘氧化層60、電阻器51及其下之閘氧化層61、金氧半場效電晶體之閘極52及其下之閘氧化層62、下電極板53 及其下之電容器的介電層63，之後，再進行輕摻雜汲/源極的離子佈值(ion implanting)，其目的爲防止短通道效應(short channel effect)及熱載子效應(hot carrier effect)發生於電性活動區C之汲/源極，其第一次離子佈值情況如圖二A中所示之摻雜區30。其上述之場氧化層20的形成方式與習知技術相同，係使用濕式氧化方式形成；上述之閘氧化層係使用熱氧化 (thermal oxidation)方式形成；而上述之第一摻雜多晶矽層係使用係使用低壓化學氣相(Low pressure chemical vapor deposition ; LPCVD)方式沈積而成，其沈積厚度介於2500 至3500埃之間，而其中多晶矽層之摻雜可隨沈積反應進行 (in-situ)，若考慮電阻器51的阻值要求可將多晶矽之摻雜方式改爲沈積多晶矽層後再進行多晶矽的摻雜，如此，可控制多晶矽摻雜之區域，控制每區之阻值要求，其在沈積多晶矽層後所進行之多晶矽摻雜可採用離子佈值方式，其離子源爲磷(P)離子、砷(As)離子，而使用離子能量介於30至lOOKeV 之間其劑量爲1E15至lE16/cm2之間。至於上述之微影步驟定義出各區之閘極結構50、52、電阻器51及下電極板53係使用乾蝕刻方式·，上述之摻雜區 30係使用離子佈值方式形成。 7 I --------J---Γ-裝------訂------線 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) Λ4現格（210'乂 297公釐） 416133 A7 B7 經濟部中央標準局員工消费合作社印裂

L 五、發明説明（接著，進入本發明之重點之一/進行靜離子佈值，如圖二A所示，其中定義靜電路區電容區D 爲非光阻區而電阻區B及電性活動使爲光阻保護區，如此，可使在對靜電保護電路區A之閘極50結構進行靜電 (ESD)離子佈值的同上述之下電極板53形成一高摻雜之複晶矽層。經靜離子佈值之下電極板53，其表面具有高濃度之自由電係數會較習知技術中之下電極板53爲低；上述之靜胃SD)離子佈值其離子源爲磷(P) 離子、砷(As)離子，而使用離子能量介於30至lOOKeV之間其劑量爲1E15至lE16/cm2之間。接續，請參考圖二B所示，進行化學氣相沈積(chemical vapor deposition ; CVD)开多成氧化砂(Si02)在ί夕基板10上，再蝕刻以形成間隙壁70，之後，使用離子佈值技術進行源/ 汲極第二次之離子佈值完成汲/源極40。接著，進入本發明之另一重點，沈積一氧化矽層500於矽基板10上，並對此氧化砂層500進行密緻化(densification step)，上述氧化砂層500係於後續之矽金屬化(salicide)製程中，在靜^護電路區A及電阻區B作爲阻隔層，防止金屬矽化物(silicide)產生於靜電保護電路區A及電阻區B ;上述之氧化矽層500 係使用化學氣相沈積(chemical vapor deposition ; CVD)方式沈積氧化矽厚度介於200至1000埃之間，另外，上述之氧化矽層500係可使用氮化矽(Si3N4)材質或氮化矽與氧化矽層之多層結構之組合替代，當使用氮化矽時，其沈積厚度係介於600至2000埃之間，而上述之氧化矽層500進行密緻化 8 — ^-------------------訂------.ii------ (請先閲讀背面之注意事項再填寫本瓦) 本紙張尺度適用中國國家標隼（OiS ) /U現格（2丨0 X 297公釐）經濟部中央標進局員工消費合作社印策 416133 A7 B7 _____ 五、發明説明（y ) 係在氮氣(N2)的環境下，其反應溫度介於800至900 °C之間’ 反應15至45分鐘。 ^ 再下來，請參照圖二C所示，以微影步驟定義靜電路區A、電阻區Β以及電容區D，使其爲光阻區，接著對上述之氧化矽層5〇〇進行乾触刻以移除電性活動區C的氧化矽層成爲氧化矽層5〇〇a。接著，如圖二D所示，進行電性活動區C中閘極52/汲 /源極40之自動對準(self-align)製程：沈積鈦(Ti)/氮化鈦 (TiN)8〇後進行快速加熱製程(rapid thermal process ; RTP) ’ 將鈦(Ti)與電性活動區C的汲/源及閘極52形成phase C49的矽化鈦81(TiSi2)，此時靜^護電路區A、電阻區B 及電容區D則因先前形成之氧化矽層500a的阻隔而不形成矽化鈦(TiSi2)而達到保護的功效。上述所沈積之鈦(Ti)/氮化鈦(TiN)80係使用濺鍍 (sputtering)及快速加熱製程(RTP)方式形成，其沈積上述之鈦厚度介於300至800埃之間，其上述之氮化鈦厚度介於200 至1〇〇〇埃之間；上述之鈦(Ti)/氮化鈦(T丨N)80也可使用鈷 (Co)/氮化鈦之材質替代，若以鈷(Co)/氮化鈦時所沈積鈷之厚度介於50至300埃之間，其氮化鈦之厚度介於200至1〇〇〇埃之間。接下來請參照圖二E，沈積第二慘雜複晶矽層於矽基板 10之最上層，其目的在形成電容器區C的上電極板90，接著Ί行微影'蝕刻步驟定義電容器的上電極板後，再移除靜電路區A及電阻區B中未反應的鈦/氮化鈦80 (圖 9

I ^--- J------^---?裝------訂線 (請先閱讀背面之注意事項再填寫本頁J 本紙張尺度適用中國國家標準（CNS ) A4规格（2!GX29〃公釐1 416133 ^濟部中央標準局負Η消費合作社印灵， A7 五、發明说明（1) 中未示）。上述之第二摻雜複晶矽層沈積厚度介於500至3000埃間，其形成方式如同前所述之形成下電極板53之製程，蝕刻方式係使用電漿(plasma)之乾蝕刻以準確定義出上電極扳 90位置，其上述之第二摻雜複晶矽可使用鈦/氣化鈦[或鈷/ 氮化鈦]之材質替代，其鈦/氮化鈦[或鈷/氮化鈦]之材質係將自動對準製程中的鈦/氮化鈦[或鈷/氮化鈦]留下作爲電容器的上電極板90。最後，進行快速加熱製程(RTP)步驟將原本phaseC49的矽化鈦81轉化成阻值更低的phaSeC54，如圖二E所示。綜合上面所述，本發明所提供之積體電路打線墊片較習知技術具有下列優點： 1. 本發明較習知製程步驟，減少一次氧化矽層之沈^ 達到製程簡化之目的；此氧化矽層不但可作爲靜^ 護電路區及電阻區之阻隔層，並可當作電容區之上、下電極板之介電層結構。 2. 本發明之製程步驟不需沈積兩層氧化砂層，因此也減少了沈積之製作成本與後續之微影、蝕刻之手續與時間。 3. 經由本發明步驟所形成之電容器其電容之電壓係數降低，因此電容^電壓具有較佳的線性關係；因其下電極板經過靜^SD)離子佈值，所以表面具高濃度之電子濃度，且上電極板當使用鈦/氮化鈦此類之金屬材 10 _______________________ +紙張尺度適用中國國家標準（CNS ) A4規格297公潑） !,-----^---裝------訂------線 (請先閏讀背面之注項再填寫本頁) 416133 A7 B7 五、發明説明) 質時亦具高濃度之自由電子，導致電容器之電阻係數的降低。以上所述係利用較佳實施例詳細說明本發明，而非限制本發明的範圍，因此熟知此技藝的人士應能明瞭，適當而作些微的改變與調整，仍將不失本發明之要義所在，亦不脫離本發明之精神和範圍，故都應視爲本發明的進一步實施狀況。謹請貴審查委員明鑑，並祈惠准，是所至禱。 I:---^-----.-----裝------訂------^線 Ϊ (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標隼局員工消费合作社印製本纸張尺度適用中國國家標隼（CNS ; Λ4規格（210X 297公t )

Claims

416133 A8 B8 C8 D8 申請專利範圍經濟部中央揉準局員工消費合作社印裝 1.—種含有靜蕾探獲(electrostatic discharge protection ESD protection)電路之積體電路的製造方法，: (a) 提供一基板，在所述之基板上定義出靜裝置之閘極、電容器下電極板及電性活動區(active area) 之閘極； (b) 對所述;^性活動區係使用光阻加以保護，並對所述之靜保護裝置之閘極、電容器下電極板進行靜電離子佈值(ESD ion implantin|^ (c) 形成側壁子(spacers)於所述之靜裝置之閘極、電容器下極電極板及電性活動區之閘極兩側； Cd)形成一密敏化(densification step)之氧化砍層於所述基板，並定義所述之密緻化氧化矽層於所述靜電保護裝置與電容器下電極板上； (e)沈積一金屬層於所述之基板上方以進行金屬矽化反應，形成金屬矽化物(silicide)於所述之電性活動區之閘極、汲極及源極表面處； (ί)製作電容器之上電極板 2. 如申請專利範圍第1項所述含有靜電_電路之積體電路的製造方法，其中步驟b中所述之靜電離子佈值係使用磷 (P)離子做爲離子源 3. 如申請專利範圍第2項所述含有靜電_電路之積體電路的製造方法，其中所述之靜電離子佈值的劑量介於 1E15 至 lE16/cm2 之間。 &電離' . % 爹讀曝護1 (請先閱讀背面之注意事項再填寫本頁) 1 ->* L Γ 12 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇X297公釐） 416133 A8 Βδ C8 D8 經濟部中央標隼局員工消费合作社印装六、申請專利範圍 4.如申請專利範圍第i項所述含有靜^護電路之積體電路的製造方法，其中步驟d所述之氧彳&層厚度介於200 至1000埃之間。 _ 5，如申請專利範圍第1項所述含有靜#護電路之積體電路的製造方法，其中步驟d所述之密|化之氧化矽層係於氮氣(N2)環境下進行。 $ 6. 如申請專利範圍第5項所述含有靜#護電路之積體電路的製造方法，其中步驟d所述之^化氧化矽層其反應溫度介於800至900 °C之間》 7. 如申請專利範圍第1項所述含有靜f保護電路之積體電路的製造方法，其中步驟e所述之矽化物係爲砍鈦化合物(TiSi2)。 ^ 8. 如申請專利範圍第1項所述含有靜^護電路之積體電路的製造方法，其中步驟e所述之金遍層係爲矽鈷化合物(CoSi2)。 —赢 9. 如申請專利範圍第1項所述含有靜電路之積體電路的製造方法，其中步驟f所述之上^極板係爲多晶矽 (polysilicon)/鈦(Ti)/氮化鈦(TiN)之複層結構。 10·如申請專利範圍第1項所述含有靜^護電路之積體電路的製造方法，其中步驟f所述之上電極板係爲多晶矽 (polysilicon)/鈷(Co)/氮化鈦(TiN)之構。 11.如申請專利範圍第1項所述含有靜^護電路之積體電路的製造方法，其中步驟f所述之上電極板係爲鈦(Tiy 氮化鈦(TiN)之複層結構。 _ 13 I n rl (f —1 ΊΓ I n n I» I n n n I Ϊ j (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家揉準< CNSU續本（210X297公釐） 416133 Αδ Β8 C8 D8 申請專利範圍經濟部十央標準局員工消費合作社印製 12.如申請專利範圍第1項所述含有靜電^電路之積體電路的製造方法，其中步驟f所述之上^板係爲鈷(Co)/ 氮化鈦(TiN)之複層結構 13，一種防止金屬砂化物於靜電保獲(electrostatic discharge protection ; ESD protection)裝置上的製造方法，係包 (a) 提供一基板，在所述之基板上定義出靜義(ESD protection)裝置之閘極及電性活動區(active area)之閘極； (b) 對所述之電性活動區加以保護，並對所述之靜’ (ESD protection)保護裝置之閘極進行靜電離子佈值1 (ESD ion implanting); . (C)形成側壁子(spacers)於所述之靜及電性活動區之閘極兩側； (d) 形成一密緻化(densification step)氧化砂層於坪基板上，並將所述之氧化矽層定義於所述之靜1 護裝置上； (e) 形成一金屬層以進行金屬矽化反應，形成金屬矽化物(silicide)於所述電性活動區之閘極、汲極及源極之表面處 14. 如申請專利範圍第13項所述防止金屬矽化物於靜竃1 護裝置上的製造方法，其中步驟b中所述之靜電離子佈值係使用磷(P)離子做爲離子源。 15. 如申請專利範圍第13項所述防止金屬矽化物於靜f 14 i裝置之閘極

----T — ^--^----^裝------訂-------線 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4洗格（210 X 297公釐） 416133 A8 B8 C8 D8 申請專利範圍護裝置上的製造方法，其中所述之靜電離子佈值的劑量介於1E15至lE16/cm2之間。 16.如申請專利範圍第13項所述防止金屬矽化物於靜讀護裝置上的製造方法，其中步驟d所述之氧化矽層係使用化學氣相沈積(chemical vapor deposition ; CVD)方式沈積。 Π.如申請專利範圍第13項所述防止金屬矽化物於靜會護裝置上的製造方法，其中步驟d所述之氧化矽層厚度介於200至1000埃之間。 18.如申請專利範圍第13項所述防止金屬矽化物於靜 ^ 護裝置上的製造方法，其中步驟d所述之密緻化係於氮氣(n2)環境下進行。 u .

19.如申請專利範圍第13項所述

經濟部中央標率局貝工消費合作社印製電路的製造方法，其中步驟d所述之密緻化其反應溫度介於胃至900 °C之間。 ./ 20. 如申請_利範圍第13項所述防止金屬矽化物於靜^ 護裝置上的製造方法，其中步驟e所述之金屬層係爲f 鈦化合物(TiSi2)。 ^ 21. 如申請專利範圍第13項所述防止金屬矽化物於靜^ 護裝置上的製造方法，其中步驟e所述之金屬層係爲矽鈷化合物(C〇Si2)。 15 --^--i--；--；-----.N 裝------訂--------線 (請先W讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家橾準（CNS ) A4規格（210X297公釐）