TW416038B

TW416038B - Mechanism for performing interrupt destination redirection

Info

Publication number: TW416038B
Application number: TW087119975A
Authority: TW
Inventors: Stephen S Pawlowski; Daniel G Lau
Original assignee: Intel Corp
Priority date: 1997-12-10
Filing date: 1998-12-02
Publication date: 2000-12-21
Also published as: US6418496B2; DE69833503D1; DE69833503T2; US20010052043A1; CN1199115C; AU1376199A; KR20010032953A; CN1284183A; WO1999030243A1; EP1038231B1; KR100380198B1; EP1038231A4; EP1038231A1

Description

416038 _案號87119975 年八月K曰修正_ 五、發明說明（5) 具體實例的某些細節範例之方塊圊展示。圖4圖示在圖3的遠端優先權抓取邏輯内的遠端工作優先權暫存器（RTPR)之一具體實例圖示。圖5為一多處理器系統之具體實例方塊圖展示；該系統包括岔斷導向邏輯，遠端優先權抓取邏輯，和在一橋接器内，用於將岔斷導向至一最低優先權處理器的編碼/解碼邏輯。圖6為一類似於圖5，但增加一 ΑΡ I C (高等可程式岔斷控制器）串列式匯流排的多處理器系統之方塊圖展示。圖7圖示R T P R更新的兩階段特別週期。元件符號說明 10 多處理器電腦系統 18 處理器匯流排 2 2,2 4,2 6,28 岔斷控制邏輯 32 遠端優先權抓取邏輯 3 6 編碼/解碼邏輯 38 導體 42 最低優先權邏輯 44 中央代理者 4 6, 4 8 導體 5 2 本地APIC(高等可程式岔斷控制器） 54 本地工作優先權暫存器 5 8 編碼/解碼邏輯 6 2,6 4,6 6,6 8 遠端工作優先權暫存器 72 導體

O:\55\55716.pic 第10頁 2000.04. 08.010 416038 五'發明說明（i) 相關應周:本發明及應闬號碼___/___,___，標題為π處理支援岔斷目的地改向及位準激發岔斷語意學”（檔案號碼：42390.Ρ4958)，與本發明同時歸檔，包括重疊但以不同標的為申請案的揭露。本發明之背景本發明之技術領域:本發明與電腦有關，並且，更特別地，與一可在電腦系統内執行岔斷目的地之改向的機制有關。先前技銜:例如由英特爾公司（Intel Corporation)製造的奔騰Pentium®處理器及奔騰Pentium® Pro處理器等的處理器經常被使用於多處理器系統中。包括輪入及/或

I 輸出（I / 〇)裝置和其它處理器的各種裝置可能會嚐試岔斷 | 一處理器。為了岔斷一處理器，一 I/O裝置將一信號提供 ! 給一岔斷控制器，該控制器依次將一岔斷要求送至處理： . i ： οσ ° i 在奔騰Pentiu m®處理器和奔騰P e n t i u m®P r ο處理器的案；例中，該岔斷控制器透過三線串列式匯流排，稱為； AP I C(高等可程式岔斷控制器）匯流排將岔斷資訊傳送至處! 理器。該ΑΡ I C (高等可程式岔斷控制器）串列式匯流棑包括：二個資料導體及一時脈信號導體。：該奔騰P e n 11 u in®處理器和奔騰P e n t i u m® P r 〇處理器包丨括一内部AP i C (高等可程式岔斷控制器）。該A P i C (高等可：程式岔斷控制器）包括一稱為工作優先權暫存器（TP R)的本：地遮罩暫存器，有8位元可指示最多2 5 6個優先權狀態，雖: 第S3頁 416038 ^ _案號87119975 次/年羊月曰修正_ 五、發明說明（6) 7 4 緩衝器 76 分析邏輯 86 導體 1 00 系統 1 04 處理器橋接器 10 8 輸入/輸出匯流排 1 12A, 1 12B 週邊 1 14 輸入/輸出岔斷控制器 120 内界限佇列 126 外界限佇列 170 系統 1 74 橋接器 1 78 高等可程式岔斷控制器串列式匯流排 1 82, 1 8 4 階段較佳具體實例之詳細敘述參考圖1 ，一多處理器電腦系統1 0包括透過處理器匯流排18連接的處理器P0，PI ，P2和P3。在某些具體實例中，處理器匯流排1 8被視為一前側匯流排。本發明可用於與約有四個處理器的系統連接。處理器P 0，P 1 ，P 2和P 3分別包括岔斷控制邏輯22，24，26和28，該處理器包括表示一工作優先權的工作優先權指定，為岔斷時的優先權位準。如一範例，該工作優先權指定可以是一 8位元數目。一般而言，若該岔斷的優先權低於處理器的工作優先權暫存器内的值時，處理器將不會對該岔斷起作用。遠端優先權抓取邏輯3 2保存工作優先權資料，該資料代

O:\55\55716.ptc 2000. 04. 08.011 第10a頁 416038 五、發明說明（2) 然他們中有部份已被保留=改變工作優先權暫存器（TP R ) 的内容以反映處理器所執行的工作優先權位準= 一最低優先權岔斷是指：雖然一岔斷已導至某一處理器，它可再改向至一群處理器中工作優先權暫存器（TPR) 優先權最低的一處理器。該仲裁過程涉及比較參與該仲裁的每一個處理器工作優先權暫存器（TPR)的該8位元。每一個處理器的位元，從該最高位元（MS B )開始，一次將一位元主張到該A Ρ I C (高等可程式岔斷控制器）匯流排線上；該匯流排線是以開汲極安置的方式連接到每一個處理器上。該位元被反轉到該AP I C (高等可程式岔斷控制器）匯流排線上以致於一低電壓（0 )比一高電壓（1 )有一較高優先權首先，在該AP I C (高等可程式岔斷控制器）匯流排線上主張從參與該仲裁的每一個處理器工作優先權暫存器（TPR )來的最高位元（MSB)。若任一處理器在該APIC(高等可程式岔斷控制器）匯流排線上主張一低電壓，該線的電壓被拉低。若該AP I C (高等可程式岔斷控制器）匯流排線的電壓被拉低時，主張一高電壓的一處理器發現有另一個處理器具有一較低優先權3若另一個處理器有一較低優先權時，處理器放棄考慮3然後，在該A P I C (高等可程式岔斷控制器）匯流捃線上主張從每一個剩下的處理器工作優先權暫存器 (TPR)來的該第二最高位元（MSB)。若一處理g主張一高電壓做為該第二最高位元（M S B )，但該線的電壓被拉低，處理器放棄考慮。以類似方式在該A Ρ〖C (高等可程式岔斷控制器）匯流排線上主張第三個最高位元（MSB)及稍後的第四

第7頁 416038 _案號 87119975 P 年‘月 I Θ 曰__ 五 '發明說明（7) 表處理器PO，P1 ，P2和P3用於最低優先權岔斷目的地仲裁 (L P I D A )的工作優先權。例如，工作優先權資料可以是一個以上的處理器PO，P1 ，P2和P3的該工作優先權指定的4

O:\55\557L6.ptc 第10b頁 2000. 04. 08.012 416038 五、發明說明（3) ! 個最高位元（MSB)，並且一直到該最低位元（LSB)。若在所| 有8位元皆被主張後有兩個或更多處理器有同等優先權· :選擇有最低本地AP I C (高等可程式岔斷控制器）辨識（I D )號 :碼的處理器，以接收該岔斷向量。在開機時即指定該本地 :AP I C (高等可程式岔斷控制器）I D辨識號碼。該AP 1C(高等可程式岔斷控制器）串列式匯流排有某些缺 I點。首先，該串列式匯流排在該岔斷控制器（例如，3. 3伏 :特）和處理器（例如，2 · 5或1 · 8伏特）之間的電壓比率較丨差。在一處理器内難以提供能在此乖離電壓之間當做介面；的電晶體。當處理器核心的電壓隨新世代處理器的產生而 :降低時，問題將會史大。 | ! ! 第二，處理器核心的頻率（例如，通常大於2 〇〇百萬赫 | 茲）遠大於該APIC(高等可程式岔斷控制器）串列式匯流排 | 的頻率（例如，1 6百萬赫茲）。隨著處理器頻率增加，問題將變得更大3在此乖離頻率之間難以形成介面。因為信號丨彼此獨立的關係，問題會更大。 | 第三，該A P I C (高等可程式岔斷控制器）串列式匯流排相：當慢3在某些實現中，要花約2到3微秒遞送一岔斷。隨著' 更多翰入/翰出密集功能的使用，該串列式® _流排可遞送岔斷的速度變得有限= 本發明主要在於解決或減少與該A P I C (高等可程式岔斷控制器）串列式匯流排有關的一個或多個上述問題的影； id 本發明之摘要

416038 ^~~ -----— _____—— :五、發明說明（4) 本發明之一具體貫例包括一用於與電腦系統達接的裝 | !置。該裝置包括用以保存工作優先權資料的遠端優先權抓 !取邏輯；該資料代表在電腦系統内的每一個處理器用於最 :低優先權岔斷目的地仲裁（LPIDA)時的工作優先權。該裝丨置也包括最低優先權邏輯，以執行該最低優先權岔斷目的| | =件裁（LPIDA) ’根據遠端優先權抓取邏輯的内容來選擇 |电腦系統内的哪一個處理器要接收一岔斷訊息。和本發明之另一具體實例包括一多處理器系統，有處理器i / ~輕合至該處理器的處理器匯流排。該系統包括用以保| ^工作優先權資料的遠端優先權抓取邏輯，該資料代表當| 同於最低優先權岔斷目的地仲裁（LPiDA)時的工作權。該系統也包括最低優先權邏輯’以執行該最低優丨的權岔斷目的地仲裁（Lp丨DA )，根據遠端優先權抓取邏輯 _内谷來選擇哪—個處理器要接收一岔斷訊息，該岔斷訊 W經由處理器匯流排提供給處理器。 _圖之簡要敘述了，r下的砰細敘述和本發明具體實例之附圖中將更具體阳，本發明’然而，這些敘述和附圖不應被用於將本發明 W在所边的具體實例，而是僅周於解釋和了解的用途。將=1為一多處理器系統的方塊圖展示’該系統包括用於 *斷導向一最低優先權處理器的最低優先權邏輯。圆2為圖丨該系統之該處理器的一具體實例的某些細 M之方塊圖展示圖3為圆1該遠端優先權抓取邏輯和最低優先權邏輯的—

O:\55\55716.pic 第10頁 2000.04. 08.010 416038 ^ _案號87119975 次/年羊月曰修正_ 五、發明說明（6) 7 4 緩衝器 76 分析邏輯 86 導體 1 00 系統 1 04 處理器橋接器 10 8 輸入/輸出匯流排 1 12A, 1 12B 週邊 1 14 輸入/輸出岔斷控制器 120 内界限佇列 126 外界限佇列 170 系統 1 74 橋接器 1 78 高等可程式岔斷控制器串列式匯流排 1 82, 1 8 4 階段較佳具體實例之詳細敘述參考圖1 ，一多處理器電腦系統1 0包括透過處理器匯流排18連接的處理器P0，PI ，P2和P3。在某些具體實例中，處理器匯流排1 8被視為一前側匯流排。本發明可用於與約有四個處理器的系統連接。處理器P 0，P 1 ，P 2和P 3分別包括岔斷控制邏輯22，24，26和28，該處理器包括表示一工作優先權的工作優先權指定，為岔斷時的優先權位準。如一範例，該工作優先權指定可以是一 8位元數目。一般而言，若該岔斷的優先權低於處理器的工作優先權暫存器内的值時，處理器將不會對該岔斷起作用。遠端優先權抓取邏輯3 2保存工作優先權資料，該資料代

O:\55\55716.ptc 2000. 04. 08.011 第10a頁 416038 _案號 87119975 P 年‘月 I Θ 曰__ 五 '發明說明（7) 表處理器PO，P1 ，P2和P3用於最低優先權岔斷目的地仲裁 (L P I D A )的工作優先權。例如，工作優先權資料可以是一個以上的處理器PO，P1 ，P2和P3的該工作優先權指定的4

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五、發明說明（6) 一~~' ' ' ----- 一^^ I 4 口 | “=南位TL( MSB )。如在此所使用的，該術語,，遠端"意咮| 兔離處理益的晶粒。在一具體實例中，’遠端優先權抓丨邏輯32也保存代表處理器ρ〇，μ ’ p2和”的工作優先權i 地=作優先權資料，該資料無法用於最低優先權岔斷目的| :中裁(&LP IDA)，但也在系統1〇内運作。該工作優先權資丨I可如後述般在遠端優先權抓取邏輯32被組合。處理器將 ;，個以上的處理器？0 , Pi ，P2和P3的工作優先權的信 '二二供^處理器匯流排1 8。編碼/解碼邏輯36將這些信號 :二t理态匯流排1 8解碼，並且經由導體3 8將對他們起反應 ’丨8彳。號促供至遠端優先權抓取邏輯3 2。在處理器匯流排 1 導體3 8，和遠端優先權抓取邏輯3 2的信號位元間不需要二對』一的反應。例如，應將該位元反轉。包#最低優先權岔斷訊息的寫入週期信號經由導體4 6丨為最低優先權邏輯42接收：最低優先權邏輯42利用在遠端| ，先權抓取邏輯32内的工作優先權資料執行最低優先權岔| 斷目的地仲裁（LPIDA)，以選擇處理||P0，Pi ,p2和？3中之—接收該岔斷s —中央代理者4 4包括編碼/解碼邏輯 | ^ 遂崎優先權冰取避輯3 2和最低優先權邏輯4 2。透過導：禮48將該已改向的岔斷訊急提供給編碼/解碼邏輯3 6 ^ J \ 處理器P 〇，p 1 ，p 2和P 3有辨識號碼，例如，a P I c (高等：可程式岔斷控制器）ID(辨識）。該APIC(高等可程式岔斷控i 制器）I D辨識可能，例如，於開機或重新起動時提供：最：低優先權邏輯4 2將該所選擇的A P I C (高等可程式岔斷控制，: 巧）I D辨識號碼輿岔斷訊息一起提供。透過編碼/解碼邏輯

:五 '發明說明（7) ι ί :3 6將該岔斷訊息提供給處理器匯流排丨8及所填擇的處理 ! i為。違所選擇的處理器的編媽/解碼邏輯辨識該^ ρ I [ ‘（高等 i可程式岔斷控制器）I D (辨識）號碼並且傳送該岔斷訊息。與相關位元（例如’ A P I C (高等可程式岔斷控制器）ι ρ (辨丨一）號碼）一起的岔斷訊息可闬僅僅一個或一個以上的階段丨或封包來傳送。 i ； ^兩個以上的處理器的最低優先權相同時，最低優先權 ;避輯42可根據，例如’最高或最低處理器APIC(高等可程 i式岔斷控制器）I D (辨識）’或以循環基礎來選擇處理器。丨f耐邊最低優先權"並不要求要有兩個以上的不同優先權忒值。例如，若僅有一工作優先權資料的數值，它即是最 1低值。！： ί

;.一邏由處理器匯流排1 8提供的岔斷訊息或其它岔斷信號I —4例包括岔斷目的地和向量信號，岔斷告知信號，岔斷| 二東（EOI)信號，處理器間岔斷（IPI)訊息，其它控制信號| 4 <些彳έ號的組合。某些岔斷訊息不是最低優先權信號並ί 且不應被改向。丨

I —最低優先權岔斷訊息可經由—岔斷控制器，其它電 ^ 或其它作業系統（0S )提供給一處理器目的地=在此—： ^ ’兄下，最低優先權邏輯4 2提供一目的地改向3然而，最低優先榼邏輯42所選擇的目的地可與該原始目的地相同，| 口為違原始目的地正好是該最低優先權處理器3據此， : ,κ λ. ,*ί 亚不芯味一不同方向，而是在稍後階段所提供的一方；向或者'在最低優先權岔斷訊息的情況下，該處埕器目：

第12頁 416038 — - ---~~~ —~__________ 五、發明說明（8) 的地可能是第一次由最低優先權邏輯4 2所提供》 j 處理器可在處理器提供信號的激發或在外部邏輯的要求下將代表工作優先權的信號提供給處理器匯流排1 8。例如，在第一具體實例中，每次該工作優先權指定變更時， :處理器P0 ’ PI ’ P2和P3將代表其工作優先權指定的信號提 i供給處理？I匿流排1 8。在第二具體實例中，處理哭p 〇，丨PI，P2和P3對從最低優先權邏輯42來的要求起反應，或一 ί岔斷控制器對其接收的一最低優先權岔斷訊息起^應而提供代表其工作優先褶指定的信號。在第三具體實例中，遠細優7L權抓取邏輯3 2定期地要求處理器更新。可使用其它機制將在遠端優先權抓取邏輯3 2内的工作優先權資料更新。該作業系統或其它軟體可主導該更新。參考圖2，如範例，處理器Ρ 〇包括一内含一本地工作優權暫存益（TPR)(LTPR)54的本地APIC(高等可程式岔斷控| :制器）52°APIC(高等可程式岔斷控制器）52為在岔斷控制| '邏輯22内的結構範例。在一具體實例中，本地工作優先權.| 暫存II (LTPR)54保存一8位元工作優先權指定，該指定的j 最前靣4個最高位元（M SB)指定16個優先權級數。在其它具；體實例中，本地工作優先權暫存器（LTPR ) 5 4可有一較多或：較少數目的位元，或有不同或額外重要性的位元a參考圖； 1，2和3，編碼/解·碼邏輯5 8包括加瑪邏輯，將，例如’本i 地工作優先權暫存器C L T P R ) 5 4的該4個最高位元（M S B )加瑪：至一給要被编瑪/解碼邏輯3 6解碼的處理器匯流排18的信號，該編瑪/解瑪避輯36將在導體38上的信號提供至遠端

第13頁五、發明說明（9) ' ~~--—____ 優先權抓取邏輯3 2。 4: Γ:二：遠端優先權抓取邏輯32的具體實例包括暫存器(RTPR)62，64，66和68 3遠端工作俱萑子益（RTPR)62保存代表一在處理器P0的本地工作次，.權^存窃（LTPR) 54内標示的工作優先權的工作優先權貢料。，端工作優先權暫存器（RTpR) 64 , 6 6和68保存代表在處理益PI，P2和P3的本地工作優先權暫存器（LTPR)(未顯示）内分別標示的工作優先權的工作優先權資料。參考圖4，如範例，遠端工作優先權暫存器（RTpi〇62包括四個位元（例如，位元〇 - 3 )以保存代表一在處理器p Q的本地工作優先權暫存器（LTP R) 5 4内所標示的工作優先權的工作優先權資料，若處理器p〇可用於最低優先權岔斷目的地仲裁（LPIDA)。在遠端工作優先權暫存n(RTPR)62内的這四個位元不必等於該LTPR的該四個最高位元（MSB)=例如，他們可被反轉=遠端工作優先權暫存器（RTPR ) 62也包丨括一表示是否處理器P 〇可用於最低優先權岔斷目的地仲裁丨 (L P i D A )的位元（例如，位元7 )。在該特別具體實例中，遠！踹工作優先權暫存器（RTPR) 64，66和68的每一個也包括四個保存代表在處理器P 1，P 2和P 3的本地工作優先權暫存器 (LTPR)(未顯示）内分別標示的工作優先權的工作優先權資斜的位元’若處理器P 1 ，P 2和P 3可用於最低優先權岔斷目的地仲裁（LP I D A )。遠端工作優先權暫存器（RTP R ) 6 4，6 6 和(38也包括一表示是否處理器P〗，P2和P3可用於最低優.先權岔斷目的地仲裁（LP i D A )的致能/失能位元。以苐一電壓

第14頁 416038 五、發明說明（ίο) Γ ~_^ —j 位準（例如’一邏輯上的高電壓）使該致能/失能位元致 i 此’表不一處理器可用於最低優先權岔斷目的地仲裁 (LPj D A ):以第二電壓位準（例如，一邏輯的低電壓）使該致此/失此位TL失能，表示—處理器無法用於最低優先權岔斷目的地仲裁（LP IDA)。

既使違退端工作優先權暫存器（RTpR)工作優先權資料與在該本地工作優先權暫存器（LTpR)内的該工作優先權指定不一樣’在該遠端工作優先權暫存器（RTPR)内的工作優先權資料仍代表該本地工作優先權暫存器（LTPR )的工作優先權指定。例如，在上述的具體實例中，該遠端工作優先權暫存器（RTPR)保存一相符的本地工作優先權暫存n(LTpR) 的該8位元工作優先權指定的該4個最高位元（ms B )。然 I 而，為了本發明的目的，一8位元數目的該4個最高位元 i (M S B )被視為代表該整個8位元數目。闬該4個最高位元 (M S Β )來達成最低優先權的語意已足夠，換句話說，為了：本發明的目的，一8位元工作優先權指定的該4個最低位元| LSB並不重要=當然，在遠端工作優先權暫存器（RTpR)内| 的工作優先權資料可包括該本地工作優先權暫存器（L 了 p R )：的所有位元。此外，視實現而定，仍有可能在工作遠端優先權抓取邏：輯3 2内的工作優先權資料有時不會完全反映可同於最低優；先權岔斷目的地仲裁（LP I DA )的該處理器的實際工作優先權指定：因為該工作優先權指定隨時間改變。然而，工作優先權資料仍代表可用於最低優先權岔斷目的地仲裁

第15頁 416038 五、發明說明（11) (L P I D A )的該處理器的工作優先權，即使該表示並非總是完美的或最低優先權岔斷目的地仲裁（L P〖D A )並非總是依最低優先權來選擇處理器。在處理器因該致能/失能位元設定於失能狀態而無法用於最低優先權岔斷目的地仲裁 (LP I D A )的情況下，在一具體實例中，在該遠端工作優先權暫存器（RTPR)内的工作優先權資料會以有如致能/失能位元是設定在致能的狀態下來更新。在另一具體實例中，該工作優先權資料一直等到該致能/失能位元設定在致能狀態才被更新。在最後提及的具體實例中1雖然因為該工作優先權資料未用於最低優先權岔斷目的地仲裁（LP I Μ ) 中而無關緊要，但該工作優先權資料不一定代表該相符的處理器的工作優先權。在該具體實例中，該四個位元的内容未被更新。當然，在處理器未被啟動或該系統沒有處理器而造成一處理器無法用於最低優先權岔斷目的地仲裁 (LP I D A )的情況下，該相符的遠端工作優先權暫存器 (RTPR )的該四個工作優先權資料位元的内容將是無意義的3 若一多處理器系統的處理器之一未在該系統内以一特定的A P I C (高等可程式岔斷控制器）11)(辨識）出現，該致能/ 失能位元即在該相符的遠端工作優先權暫存器（RTPR)内失能。在一具體實例中，該遠端工作優先權暫存器（RTPR )的致能/失能位元需在該遠端工作優先權暫存器（RTPR )被存取（由適當的處理器更新）的第一次即被設定並且，一旦被設定，必須維持被設定的趺態直到一‘ c 〇丨d ’重新設定事

苐頁 416038 -----—一. _ - — — —_ __ ___ ^ |五'發明說明（12) ~~ :件發生。可裉孫一些事件類型來更新該遠端工作優先權暫存li(RTPR)。可能的選擇有二：〇)直接基本輸入輸出系 !統（BIOS)存取至§玄达端工作優先權暫存器（rtpr)或（2)相 ;符代理的一遠端工作優先權暫存器（RTpR)更新特別遇期處 |理（該範例與圖7 一起敘述）’控制該致能/失能位元的狀 i態。該遠端工作優先權暫存器（R τ P R )可能因在一 I / 0岔斷 i進入該系統之前的開機自我測試（POST)的結果而產生一升

I 丨級/降級（11口忌『3廿6/(1〇议11舀厂8(16)。處理器也可將其優先權仅 ί高至最高位準以避免一岔斷。 : ：在圖4所圖示的範例中，遠端工作優先權暫存器；(RTPR) 62包括額外位元（例如，位元4-6)。在本發明之一 |

具體實例中，該額外位元未被使用且被保留。在本發明之I

| I 另一具體實例中，可使用一個以上的位元於各種目的。也丨；是在本發明之另一具體實例中，在遠端工作優先權暫存器i :(RTPR)中無額外位元。可周二個位元而非一個位元來達成| 入該致能/失能功能。丨參考圖3，如範例，最低優先權邏輯42可包括一缓衝器丨 74和分析邏輯76。分析邏輯76可經由導體72進入遠端工作j . « 優先權暫存器（RTPR)的内容。分析邏輯7 6執行最低優先檀丨岔斷目的地仲裁（L P I D A )，以決定哪一個參與的遠端工作 ' 優先權暫存器（RTPR)有最低優先權（可包括解開最低優先 | 權的任何關連）。一隨選緩衝器7 4可保存該最低優先權岔 '

I 斷訊息直到最低優先權岔斷目的地仲裁（L P I D A )完成=在 i 導體86上的信號表示該A PIC(高等可程式岔斷控制器）ID辨：

苐17頁 416038 五 '發明說明（13) ；城號媽或已選擇的處理器的其它表示，該信號是經甴編碼丨 /解碼邏輯3 6提供至匯流排丨8 ^可能以多種形式將該；

Ap ic(高等可程式岔斷控制器）iD辨識號碼或其它表示提供i 匯流排1 8 ’並且可能存在於與該岔斷訊急的其它資訊相| 同或不同的階段或封包内。 ^最低優先權邏輯42可使用各種已知技巧中的任一種以決 \哪—個參與的遠端工作優先權暫存器（RTPR)有該最低值 \或最高值’若一邏輯的1的值較一邏輯的〇的值優先權低時）°例如’最低優先權邏輯42可消去在該最高位元（MSB) j 内有一邏輯的1的值的遠端工作優先權暫存器（RTPR)，並I 且然後消去在第二最高位元（MSB )内有一邏輯的1的值的位ί 遠端工作優先權暫存器（RTPR)，並且繼續下去。最低： ^疋權邏輯4 2可減去數值，根據結果值是正的或負的，或： k用各種其他方法’以察看哪一個值較大。在大部份、若； 3所有的技巧中’最低優先權邏輯4 2將選擇較在AP I C (高；寸可程式岔斷控制器）串列式匯流排仲裁的情況更快的處理器。：在編碼/解碼邏輯3 6和遠端優先權抓取邏輯3 2之間，以及在·編碼/解碼邏輯36和最低優先權邏輯42之間可能有電路（禾顯示於圖1 )。遠端優先權抓取邏輯3 2及最低優先權避輯42不需位在處理器匯流排橋接器内（該橋接器在某些具禮實例中稱為North bridge北橋）。圖5圖示一系統 1 〇〇 ’其中中央代理4 4包含在一處理器橋接器（或晶片）1 〇 4 内°橋接器1 〇 4在一輸入/翰出匯流排1 〇 8和連接在其上的

416038 " "" — ^ ' " Ί 五、發明說明（14) ! 週邊丨1 2 Α和1 1 2 Β之間形成介面（可根據已知的週邊元件相 I 互連接（PCI)標準來形成介面）。週邊112A和112B代表各種元件，包括至其它匯流排的岔斷控制器或橋接器。橋接器 10 4可被設計成讓本發明的特色對週邊和/或作業系統軟體而言很明顯。亦即，在一具體實例中，該週邊和/或作業 !系統不需知道在處理器和橋接器之間的通訊是使用一處理器匯流排或A P I C (高等可程式岔斷控制器）串列式匯流 :排。圖5圖示實現橋接器104的各種方法之一。可根據已知方法建構或特別為本發明設計一輸入/輸出岔斷控制器1 1 4 = 岔斷控制器114可包括一輸入/輸出改向表，為輸入/輸出岔浙要求和目標要求的目的地之間提供一關係。輸入/輸 | 出改向表可提供岔斷向量，以將該項對至一指定該適當的i 岔斷服務路徑的表内。一内界限佇列120保存等待被送至 i 一處理器的岔斷要求3 —隨選的外界限彳宁列丨2 6保存從一丨處理器送來的信號。 | 圖5的系統100並不包括一 AP 1C(高等可程式岔斷控制器）; 串列式匯流排。參考圖6 1 —系統丨7 0包括一橋接器1 7 4 ， ' 該橋接器包括如本發明之一具體實例的遠端優先權抓取邏；: 輯及改向邏輯。橋接器1 7 4讓岔斷訊息通過在橋接器1 7 4和

I 處理器PO ，PI ，P2 ，及P3之間的處理器匯流排18。系統 \ 1 7 0也包括一 AP I C (高等可程式岔斷控制器）串列式匯流排 1 7 8，可容許先前技術以A P I C (高等可程式岔斷控制器）串列式匯流排來執行的運算。因而橋接器1 74可為了解處理：

第19頁 416038_ 五、發明說明（15) ! 器匿流排18上的岔斷訊息的處理器及了解APIC(高等可程 i 式岔斷控制器）串列式匯流排1 7 8上的岔斷訊息的處理器所i 使用。視處理器而定，可能與處理器的直接介面必須不 | 同，但兩者皆可使用一共同的橋接器^ 所圖示和討論的各種橋接器可包括先前技術所熟知、但未在此圖示和討論的許多元件，因為要了解本發明不一定要做此種圖示和討論^ 最低優先權邏輯4 2可用於與處理器間岔斷處理器間岔斷 (IP〖）訊息連接。例如，從指向處理器p〇，pi ，P2或P3來的該處理器間岔斷處理器間岔斷（I P I )信號被向前傳送至橋接器1 0 4或1 7 0。僅做為一範例，該處理器間岔斷處理器間岔斷（I P I )訊息可向前傳送至I / 0匯流排丨0 8，並且然後經由橋接器1 04回到由最低優先權邏輯42所選擇的處理器。或者，該處理器間岔斷（Ϊ P I )信號可直接向前傳送至 | 該内界限佇列1 2 0。當該I P I首先被提供給匯流排1 8時，可| 將一在I P I的第一階段内的位址位元（例如，A a 3 #)設定至 : —第一電壓（例如，高電壓），表示岔斷要求會被處理器忽丨略，但被橋接器消耗掉。當該處理器間岔斷（IPI)要求從；橋接器返回時，該位元將被設定至一第二電壓（例如，低： |

電壓），以便所選擇的（目標）處理器將消耗該處理器間岔· I 斷（IP"。 ί 下表簡述在本發明之一具體實例中，在處理器匯流棑18 ί 上某些信號狀態的影響，其中X表示可忽略；Ab5#和Ab6# \ 是在處理的第二階段；在固定遞送模式期間時.最低優先丨

苐20頁 416038 五、發明說明（16) 權邏輯42不執行最低優先權岔斷目的地仲裁（LPIDA);和在經過改向的遞送模式期間時，最低優先權邏輯4 2執行最低優先權岔斷目的地仲裁（LPIDA):

Aa3U Ab6# (EXF3#) Ab5# (EXF2#) 岔斷處理類型 0 0 0 固定遞送模式-實際上的目的地模式 0 0 1 固定遞送模式-邏輯上的目的地模式 0 1 X 保留 1 0 0 經改向的遞送模式-實際上的目的地模式 1 0 1 經改向的遞送模式-邏輯上的目的地模式 1 1 〇保留 1 1 1 岔斷結束(EOI) 在該岔斷訊息的位址襴内的一位元（例如，Aa3#)可表示丨一特別的岔斷訊息是否最後應發生最低優先權岔斷目的地丨仲钱（L P I D A ) 1不管在遠端優先權抓取邏輯3 2内該致能/失；

I 能位元的狀態為何3可根據該最低優先權加碼來計算此稱| 為改向位元的位元，在岔斷控制器1 1 4内一輸入/輸出改向表内的位元[1 0 : 8 ](例如，0 0 1 ) ° ; 最低優先權邏輯42可周於與實際上的目的地模式和邏輯！

4te〇38 五、發明說明（17) i 上的目的地模式一起使周=在一具體實例下*在實際上的目的地模式下，根據獨特的AP I C (高等可程式岔斷控制器） | I D辨識來選擇目標處理器=據此，根據其獨特的AP I C(高 _等可程式岔斷控制器）I D辨識值，每一個岔斷可被導至一特定的處理器。在邏輯上的目的地模式下，根據程式化在每一個APIC (高等可程式岔斷控制器）内的一邏輯上的ID 丨辨識值來選擇目標處理器。由於一邏輯上的ID辨識是被程式化的，並且因而對一特定處理器不必是獨特的，他們可 :辨識一群要被當作目標的處理器。岔斷訊息位元（例如， A b5#和Ab6#)可指出是使用一實際上的或邏輯上的目的地 ^模式°在實際上的目的地模式中，最低優先權邏輯4 2可選 !擇在該集群上的任一處理器做為要接收該岔斷的處理器 ,(假設在遠端優先權抓取邏輯3 2内的該致能/失能位元對該| 處理器是設定在致能的狀態）。 | 在邏輯上的目的地模式下，該系統運作如下。最低優先|

. I 權邏輯42或其它電路檢查該邏輯上的ID辨識，以決定是否I 該岔斷被導向至一位在該邏輯上的集群内的處理器=若該丨岔斷訊息被導向在處理器匯流排18上的該處理器之一，最丨低優先權邏輯4 2可從顯示於該邏輯上的I D辨識內的該群處理器中決定該目的地處理器。在處理器匯流排18上的該已丨導向的岔斷將與從由該邏輯上的I D辨識所表示的該群處理：器來的最低岔斷優先權一起被送至處理器。例如，假設，在一系統内，四個處理器是位在Ο Ο X X h ( h e X )的邏輯上的模式集群位址。若一丨/ 0岔斷到達該主橋接器，ϋ且其邏

第22 I 416038 '^ - --- —_ 五、發明說明（18) 輯上的ID辨識為 00000111’ ’並且標示為要被改向的，可決定P2到P0的最低優先權岔斷目的地仲裁（LPIDA)= 圖i圖示多處理器系統。或者，中央代理44或橋接器1 〇〇可用於與一單一處理器連接。在該情況下，在一具體實例令’最低優先權邏輯4 2總是將岔斷訊息送至該處理器a在 —方法中’若僅有一處理器’遠端優先權抓取邏輯3 2是非啟動。在另一方法中，遠端優先權抓取邏輯3 2是啟動的，但符合處理器的該遠端工作優先權暫存器（RTpR)是唯一已致能的遠端工作優先權暫存器（r TPR )»在該系統中唯一的處理益或可提供代表其工作優先權的信號。在一具趙實例令’若在遠端優先權抓取邏輯3 2内僅設定一致能/失能位元’不管在該工作優先權暫存器欄内的是什麼，最低優先權邏輯4 2將該岔斷導向至該處理器^或者，遠端優先權抓取邏輯3 2可包括某些其它的表示只要僅有—處理器。只要僅有一處理器’达端優先權抓取邏輯3 2所抓取的優先權便僅為一處理器可用於岔斷。根據本發明具體實例之一，岔斷訊息在一百萬位元空間的記憶體内被指派一記憶位址。在一 4 0億位元組的空間内，該一百萬位元位置可位在FEEOOOOOh和FEEFFFFFh之間3該記憶體位置可用於辨識一特別的目的地。在一具體實例中，處理ϋΡΟ，PI ，P2和P3，編碼/解碼邏輯3 6和（隨選地）該作業系統被設計成可讓處理器Ρ 0， PI ，Ρ2或Ρ3將更新直接分別寫入62，64，66或68。在此具體實例中，該遠踹工作優先權暫存器（RTPR)可被視為輸入

第23頁 416038 ---—------------------- 五、發明說明（19) /輪出空間。在另一個具體實例中，處理器P〇，PI ，p2和 P3 ’編碼/解碼邏輯3 6，和（隨選地）該作業系統不讓處理态PO，P! ,P2和P3有直接將一遠端工作優先權暫存器 (RTPR)更新寫入遠端工作優先權暫存器（RTpR)62，64，66 和6 8的能力，反而使用經由處理器匯流排} 8的一遠端工作優先權暫存器（RTPR)更新特別週期處理來更新該遠端工作優先權暫存器（r T p R ^此另—具體實例的處理器特別適合目前所使用的作業系統和岔斷語意。參考圖7，一遠端工作優先權暫存器（RTPR)更新特別週期處理之—具體實例包括兩階段1 8 2和1 8 4。階段1 8 2包括一和令糊（例如’ 5個最低位元L S B )和一位址欄（例如，2 6 個最南位元（M S B ))。如範例，在指令爛内的位元” 〇丨〇〇表不一特別週期。在一特別週期的情況下，該位址位元可能不是那麼重要。階段184包括一位元組致能攔（例如， i 00001000或〇8h)，表示一遠端工作優先權暫存器（rtpr)更丨 ’‘斤過期，處理器I D辨識補，表示哪一個處理55提供該更I: 4 > 一致邊/失能（E / D )位元以指示是否處理器可用於最低！優先禎岔斷目的地仲裁（LPIDA);及工作優先權暫存_ (T P R )位元，代表，例如，該相符的本地工作優先禕暫存！ H(LTPR)的該四個最高位元（MSB)。在圖4的範例中，該工' 作優先權暫存器（TPR)位元可放在位元〇-3内，而E/D位元：可放在該遠端工作優先權暫存器（RTPR)的位元7内。該E/D ；位元和工作優先權暫存器（TPR)位元可在該8位元特質㈣之！内的其它地方提供。

第24頁 416038 ——._____ 五、發明說明（20) ! 透過將一更新提供至在遠端優先權抓取邏輯32内處理器|

Γ pi I 辨識糊所指定的該遠端工作優先權暫存器（RTPR)，編碼| /,解碼邏輯3 6對階段1 8 2的指令欄和階段1 8 4的位元組致能I 糊起反應。該遠端工作優先權暫存器（RTPR)與代表該E/D 位元系7 /成έ玄工作優先權暫存器（T p R )位元的位元—起被更新。當該E / D位元表示處理器在失能狀態時，該遠端工作優先權暫存器（RTPR)或可隨該TRP位元一起更新。在一具體實例中》當該E/ D位元指示處理器是在失能狀態時，該處理器在工作優先權暫存器（TPR)位元中並不提供有意義的工作優先權資料。在另一具體實例中，不論該£/ D位元的狀態為何，該處理器均提供目前的工作優先權暫存器 (丁 Ρ 1〇位元。透過圖7的信號，處理ΙΙΡ0，pi I Ρ2或Ρ3和編碼/解碼邏輯3 6提供一硬體協助機制以將遠端工作優先權暫存器 | (RTPR)62 ’64，66或68改名，而不讓作業系統察覺該更 | 新。（或者，可察覺到該作業系統。）可使用各種其它信號I 裝置來代替在那些於圖7内所圖示的裝置。例如，可在__ 階段内提供所有的資訊。如另一個範例，階段1 8 4 —次可：對一個以上的遠端工作優先權暫存器（RTPR ) 6 2，6 4 ' 6 6和： 68提供一更新。在所圖示和敘述的範例令，該遠端工作優先權暫存器（RTP R)保留僅四個位元以代表處理器工作優先' 權=在階段1 84内的該工作優先權暫存器（TPR )位元可代表：大約該相符的本地工作優先權暫存器（LTPR)的四個最高位：元（MSB )，其中該遠端工作優先權暫存器（RTPR )分別保存丨

苐25頁 416038 五、發明說明（21) j 大概四個位元，以代表該工作優先權。 | 額外資訊和具體實例該說明書並未描述或圖示各種已知元件，特色，和導體，不需討論這些才能了解本發明 > 並且包含這些只會造成本發明難以了解。此外^在建構本發明之一具體實例時，會有各種設計替換及選擇，可隨不同具體實例而變動。事實上，有各種實現該已圖示的和未圖示的元件的方法。在圖中的方塊邊界是為了解釋的目的，並且不限制該元件的界限，該界限也可能重疊。圖示元件的相對大小並不表示實際的相對大小。箭頭顯示在一具體實例中的基本資料流程，但並非每一個信號，例如資料流程的要求。在此i 使用的術語"邏輯"並不表示不能涉及軟體控制。該術語" | 導體”是試圖廣義地解釋並且包括雖有些絕緣特質、但可丨導通的裝置3在所圖示的元件和導體之間可能有中間元件丨或導體3 ' 該片語"在一具體實例中11意味著伴隨著該月語的該特別丨特色、結構、或特徵包含於本發明之至少一具體實例中1 : 並且可包含在本發明之一個以上的具體實例中=同時，在：說明書内各處的"在一具體實例中”的片語的出現不一定皆參考同一具體實例3 最低優先權邏輯4 2可經由複數個節點導向（或改向）岔新。：處理器對不同的工作可有一個以上的優先權，並且該遠

第2S頁 416038 五、發明說明（22) 端優先權抓取邏輯和最低優先權邏輯可將不同優先權加以考慮。編碼/解碼邏輯3 6的加碼和解碼邏輯可能是實際連接或分離的。編碼/解碼邏輯5 8的加碼和解碼邏輯可能是實際連接或分離的。對在單一晶月内的多處理器系統而言，在該晶月内可能有岔斷抓取邏輯和最低優先權邏輯。該術語"已連接的”和"已耦合的”及相關術語是以操作上的觀點來使用，並且不僅限於一直接連接或耦合。若該說明書陳述一元件或特色κ可以"，M能夠"，n應能M ，或”最好"被包含或有一特徵時，該特別元件或特色並不要求被包含或有該特徵。該術語11對…起反應"包括完全地或部份| 地起反應。得此揭露優點之那些熟於先前技術者將了解到：在本發|

I 明範β壽内，可在前述的敘述和附圖中做許多其它的變動=! i

據此，以下的申請專利範圍包括任何對於定義本發明之範I i ®壽的修正。丨

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Claims

416Q38_ 六、申請專利範圍 1. 一闬於與電腦系統連結的裝置，該裝置包括：遠端優先櫂抓取邏輯，以保存工作優先權資料，該資料代表在電腦系統内可用於最低優先權岔斷目的地仲裁 :(L P I D A )的每一個處理器的工作優先權；以及最低優先權邏輯，以執行該最低優先權岔斷目的地仲裁 (LP I D A )，根據遠端優先權抓取邏輯的内容選擇在該電腦 1系統内的哪一個處理器要接收一岔斷訊息。 2. 如申請專利範圍第1項之裝置，其中在該電腦系統内 ί僅有一處理器。 3. 如申請專利範圍第丨項之裝置，其中有多重處理器在該系統内，並且可用於最低優先權岔斷目的地仲裁 (LP I DA )的處理器隨時間而變動。 | i 4. 如申請專利範圍第1項之裝置，其中該遠端優先權抓 i 取邏輯保存工作優先權資料，該資料·代表在該電腦系統内| I 每一個無法使用的處理器的工作優先權，但該最低優先模! _ I 邏輯僅考慮符合那些可用於最低優先權岔斷目的地仲裁 i (LP I DA )的處理器的代表性的資料。： 5. 如申請專利範圍苐1項之裝置，其中該遠端優先權抓取邏輯包括一致能/失能位元，以指示是否一處理器可用於該最低優先權岔斷目的地仲裁（LP I DA )。 6. 如申請專利範圍第1項之裝置，其中該遠端優先權抓取邏輯包括一致能/失能位元。 7. 如申請專利範圍第6項之裝置，其中該遠端優先權抓取邏輯能保存工作優先權資料，但並不實際保存當電腦系

第28頁 416038 . - " 1 六I申請專利範圍 I ：統僅有一處理器的工作優先權資料，並且其中該最低優先| 權邏輯能執行最低優先權資料，並且根據該致能/失能位 !元的狀態選擇處理器。 8.如申請專利範圍第1項之裝置，其中該裝置為一橋接器。 j 9.如申請專利範圍第1項之裝置，其中該最低優先權邏輯使用該最低優先權岔斷目的地仲裁（LP I DA )以執行岔斷 ; 改向。丨0.如申請專利範圍第1項之裝置，更包括一提供該岔斷訊息的岔斷控制器。 | 11. 一用於與一處理器連接的裝置，該裝置包括： i I J 遠端優先權抓取邏輯，保存.工作優先權資料，該資料代 I表當處理器可用於最低優先權岔斷目的地仲裁（LPIDA) ! 時，處理器的工作優先權；以及丨最低優先權邏輯1以執行該最低優先權岔斷目的地仲裁丨 (LP I DA )，根據遠端優先權抓取邏輯的内容選擇要接收一丨岔斷訊急的處理器。丨 12. 如申請專利範圍第1 1項之裝置，其中該處理器·是唯 —與該最低優先權邏輯有關的處理器，並且該最低優先權邏輯總是選擇該處理器接收岔斷訊息。 ; I 1 3.如申請导利範圍第1 1項之裝置：其中該遠端優先權：抓取邏輯包括一致能/失能位元，以指示是否一處理器可用於該最低優先權岔斷目的地仲裁（LP I D A )= 14.—罔於與一處理器連結的裝置，該裝置包括：！

苐29頁 416038 六、申請專利範圍丨遠端優先權抓取邏輯以保存處理器可用於接收一岔斷的| 表示；以及最低優先權邏輯，根據遠端優先權抓取邏輯的内容，選擇要接收一岔斷訊息的處理器。 j 15.如申請專利範圍第14項之該裝置，其中該表示是一 | 符合該處理器的致能/失能位元的設定。 1 6. —用於與多處理器系統之處理器連結的裝置該裝置包括：遠端優先權抓取邏輯|以保存代表那些可用於最低優先權岔斷目的地仲裁（LPIDA)的處理器的工作優先權的工作優先權資料；以及 I 最低優先權邏輯，以執行該最低優先權岔斷目的地仲裁| (LP Ϊ D A )，根據遠端優先權抓取邏輯的内容選擇哪一個處理器要接收一岔斷訊息。丨 i 17. —多處理器系統1包括：丨處理器；一處理器匯流排耗合至處理器；還端優先權抓取邏輯|保存工作優先權資料，該貢料代表一當處理器可闬於最低優先權岔斷目的地仲裁（LP I D A ) ：時處理器的工作優先權；以及最低優先權邏輯，以執行該最低優先權岔斷目的地仲裁： (LP I DA )，根據遠端優先權抓取邏輯的内容選擇哪一個處；理器要接收一岔斷訊息；透過處理器匯流排將該岔斷訊息提供給處理器。

第30頁 416038 六、申請專利範圍 I 8.如申請專利範圍第1 7項之系統，更包括一岔斷控制器，提供該岔斷訊息，並且其中該最低優先權邏輯，經由該最低優先權岔斷目的地仲裁（LPIDA)，提供岔斷目的地改向口 1 9.如申請專利範圍第1 7項之系統，其中，當至少另一個處理器無法闬於最低優先權岔斷目的地仲裁（LP I DA ) 時，至少一個處理器可用於最低優先權岔斷目的地仲裁 (LPIDA)。 2 〇.如申請專利範圍第1 7項之系統，其中該遠端優先權抓取邏輯包括遠端工作優先權暫存器（遠端工作優先權暫存器（R TP R ))=以保存工作優先權資料。 2 1 .如申請專利範圍第1 7項之系統，其中該遠端工作優先權暫存器（RTPR)的數目超過處理器的數目。 22. —多處理器系統，包括：處理器；一處理器匯流排耦合至處理器；：編碼/解碼邏輯耦合i處理器匯流排； 1 遠端優先權抓取邏輯’以保存工作優先權資料，該資料代表當處理器可周於最低優先權岔斷目的地仲裁（LPIDA) 時，處理器的工作優先權；以及最低優先權邏輯，以執行該最低優先權岔斷目的地仲裁 (LPIDA)，根據遠端優先權抓取邏輯的内容選擇哪一個可周於最低優先權岔斷9的地仲裁（LPIDA)的處理器要接收 i 一岔斷訊息；透過該編碼/解碼邏輯將該岔斷訊息提供給

第31頁 416038 六、申請專利範園該被選擇的處理器，經由處理器匯流4 2 3 ,如申請專利範圍第2 2項之系統，邏輯將一信號提供給該岔斷訊息，以4 器= 2 4.如申請專利範圍第2 2項之系統，器，提供岔斷訊息，並且其中該最低低優先權岔斷目的地仲裁（L P I DA )提供其中該最低優先權 | I ;示該被選擇的處理更包括一岔斷控制 :先權邏輯透過該最岔斷目的地改向。

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