TW413776B - Processor or core logic unit with internal register for peripheral status - Google Patents
Processor or core logic unit with internal register for peripheral status Download PDFInfo
- Publication number
- TW413776B TW413776B TW088101137A TW88101137A TW413776B TW 413776 B TW413776 B TW 413776B TW 088101137 A TW088101137 A TW 088101137A TW 88101137 A TW88101137 A TW 88101137A TW 413776 B TW413776 B TW 413776B
- Authority
- TW
- Taiwan
- Prior art keywords
- patent application
- status
- peripheral device
- register
- processing unit
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
- G06F13/126—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine and has means for transferring I/O instructions and statuses between control unit and main processor
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Bus Control (AREA)
- Multi Processors (AREA)
Description
413776 經濟部中央標準局員工消费合作社印製 A7 ________B7五、發明説明(Ί ) ' 發明領域 本發明係關一種電腦系統的周邊裝置,更特定的係有 關一種位於核心邏輯單元或處理器的中心化暫存器,用以 保持電腦系統之周邊裝置的狀態資訊。 相關發明 ‘ 典型的電腦系統包括一中央處.理單元,其耦合於多個 周邊裝置或與這些裝置通訊。周邊裝置可包括:資料儲存 裝置,如磁碟機或磁帶機;資料輸入裝置,如鍵盤或滑鼠 ;資料輸出裝置,如視頻顯示器或音頻揚聲器;及通訊裝 置’如網路界面控制器。一周邊裝置經常需要中央處理單 元的留意,以便在中央處理單元及周邊裝置間傳送資料, 或是控制並操作該周邊裝置。此留意通常由一中斷來觸發 ’其由周邊裝置送至中央處理單元,以中斷中央處理單元 的一般處理程序。在一中斷中,中央處理單元暫緩一般的 處理程序,並執行一段“中斷服務常式“,以執行周邊裝 置所需的服務。一旦完成中斷服務常式,中央處理單元回 復一般的處理。 許多電腦系統使用分配式中斷架構,其中多數個周邊 裝置可致能相同的中斷訊號。一種共用的分配式中斷訊號 爲雛菊鏈式架構,其中周邊裝置經由一條或多條中斷線, 鏈結在一起。當此鏈中的任何周邊裝置產生一中斷訊號時 |此中斷訊號通經此鏈,最後到達中央處理單元。在另一 共用的分配式中斷架構中,周邊裝置分享一共用的中斷匯 本紙張尺度適用中國國家標隼(CNS ) Α4規格(2丨0Χ撕公嫠) _ 4 - (請先閱讀背面之注意事項再填寫本頁)
D 裝 、-口 -線· 413776 A7 B7 五、發明説明泛) 流線’周邊裝置可藉由確立此中斷線的所有權來將中斷訊 號傳送至處理器。 一分配式中斷架構具有諸多優點。第一,其非常簡單 :典型的分配式中斷架構僅需少數的訊號線來傳送中斷訊 號。且其可以擴充,允許外加的周邊裝置整合至系統而無 須增加中斷訊號線。 然而’分配式中斷架構亦存在一主要的缺點。其需要 中央處理單元決定哪一周邊裝置需要處理。因此,中央處 理單元必須詢訊每一周邊裝置,以便決定哪—周邊裝置需 要服務。 此一詢訊程序有時非常的耗時。中央處理單元必須詢 訊系統中的所有周邊裝置,即使在一定的時間下,僅有一 周邊裝置要求服務。由於C P U必須執行多個匯流排的處 置以詢訊周邊裝置,因而降低了 C P U的效率,且在高性 能電腦中’每一匯流排的處置會須要大量的c P U週期。 詢訊的方式亦會以大量的詢訊存取而繫拌住周邊匯流排。 進一步的,詢訊增加了中斷服務所需的時間。對於需要即 時服務的周邊裝置,此可能會造成問題。例如,網路界面 控制器可能需要立即的服務以避免緩衝的進入資料溢位。 而詢訊會使此種即時的服務延遲。 因而需要一種系統以擷取來自分配式中斷架構之周邊 裝置的狀態資訊,該裝置可減少決定周邊裝置狀態所需的 時間及匯流排的做動。 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消资合作社印製
本紙張尺度適用中國國家標準(CNS〉Λ4規格(210X297公釐) -5 - 413776 A7 B7 經濟部中夹標準局員工消f合作社印製 五、發明説明(3 ) 發明槪要 本發明的一個實施例是提供一種電腦系統,其在一狀 態暫存器中保持了多個周邊裝置的狀態資訊,該暫存器位 於電腦系統的一處理器或核心邏輯單元中。在此實施例中 ,如果藉由實施一匯流排主體者操作而將狀態資訊傳送至 狀態暫存器以改變其狀態時,則周邊裝置更新狀態暫存器 。接著,其產生一需求服務的中斷.以指示處理器。當處理 器服務此中斷時,處理器僅需讀取狀態暫存器,以決定哪 一周邊裝置需要處理。由於狀態暫存器在處理器或核心邏 輯的內部,因而爲一非常快速的操作。不須費時的周邊裝 置詢訊來決定周邊裝置的狀態。因而,本發明的一個實施 例提供一裝置,其將周邊裝置的狀態資訊保持在一狀態暫 存器中。此裝置包括一個耦合至多個周邊裝置的周邊通訊 通道。一個更新的電路耦合於周邊通訊通道及狀態暫存器 之間。此更新電路包括一機構,其反應一包含狀態資訊的 訊號以更新狀態資訊,該訊號係經由周邊通訊通道從周邊 裝置所接收。 在一實施例中,通訊通道包括一 C P U匯流排。在此 實施例的一變化中,通訊通道包括一處理器至記憶體的匯 流排。在另一實施例中,周邊通訊通道包括一 C P u匯流 排。 本發明的一實施例包括一個特殊目的處理器指令,其 讀取狀態暫存器,並依據狀態暫存器的內容,自動的分枝 到適當的中斷服務常式。 (請先閱讀背面之注意事項再填寫本頁) 訂. -線 本紙張尺度適用中國國家標準(CNS ) Λ4規格(210Χ297公釐) -6- 經濟部中失標率局員工消費合作社印製 413776 Α7 Β7 五、發明説明(4 ) 在本發明的一實施例中,通訊通道包括一電腦系統匯 流排。此實施例的進一步變化中,通訊通道載送訊號以維 持電腦系統中多個快取的一致性。 在本發明的一實施例中,電腦系統包括多個中央處理 單元及多個耦合於中央處理單元及通訊通道間的狀態暫存 在本發明的一實施例中,電腦.系統包括多個中央處理 單元及耦合於中央處理單元及通訊通道間的單一狀態暫存 器。 在本發明的一·實施例中,電腦系統包一連線“或“結 構,其經由核心邏輯單元將周邊裝置耦合至中央處理軍元 〇 本發明之另一實施例的特徵在於係一電腦系統之核心 邏輯單元內的裝置,用以更新狀態暫存器以指示電腦系統 之周邊'裝置的狀態改變。此裝置包括多數個耦合於匯流排 位址線的位址輸入,其中匯流排偶合於周邊裝置。此裝置 並包括一位址偵測電路,其耦合於多數個位址輸入中的一 組高階位元。此位址偵測電路係配置,以偵測一位址保存 範圍內的位址,該位址保存範圍由高階位元組所指定。此 裝置另外並包括一解碼電路,其耦合至多數個位址輸入中 的一組低階位元。狀態暫存器耦合於一組來自解碼電路的 輸出,使得藉由周邊裝置參考到位址保存範圍的特定位址 ,供給通過解碼器並更新狀態暫存器內的周邊裝置狀態資 訊。 . 本紙張尺度適用中國國家標準(CNS ) Μ规格(21 ο X 297公釐) (請先閱讀背面之注意事項再填寫本頁) -8.
經濟部中失標準局貝工消費合作社印製 413776 A7 ____B7_ 五、發明説明(5 ) 在此實施例的一變化中,位址偵測電路包括一解碼器 。在此實施例的另一變化中,位址偵測電路包括一比較器 〇 在此實施例的一變化中,核心邏輯單元位於單一半導 體晶片中。在此實施例的進一步變化中,核心邏輯單元位 於一半導體晶片組中。 本發明之另一實施例的特徵在.於,係電腦系統內管理 多數個周邊裝置之狀態特徵的方法。此方法包括接收周邊 裝置之有關該裝置的狀態資訊,並經由通訊通道將狀態資 訊傳送至耦合於中央處理單元的狀態暫存器。此方法並包 括從周邊裝置傳送一中斷至中央處理單元。 圖示的簡單說明 圖1描述一習知的電腦系統,其中處理器1 0 0讀取 位於個別周邊裝置1 1 0,1 2 0及1 3 0的狀態暫存器 112,122,及 132。 圖2描述包括一處理器的電腦系統,該處理器具有狀 態暫存器1 0 2或具有內部狀態暫存器1 0 7的核心邏輯 單元1 0 3 ,用以依據本發明的實施例,儲存周邊裝置的 狀態。 圖3描述一包括多數個處理器的電腦系統,該多數個 處理器包括狀態暫存器1 0 2,3 0 2,及3 1 2或具有 單一狀態暫存器1 0 7之核心邏輯單元1 0 3,用以依據 本發明的實施例,儲存周邊裝置的狀態。 (請先閱讀背面之注意事項存填寫本頁) 訂 線 本紙張尺度適用中國國家標準(CMS ) A4規格(210X29?公釐) -8 - 經濟部中央標準局員工消費合作杜印製 413776 A7 .________ B7 ______ 五、發明説明(6 ) 圖4描述依據本發明實施例之處理系統的結構。 圖5描述依據本發明實施例之狀態暫存器1 0 2或狀 態暫存器1 0 7的結構。 圖6描述依據本發明之實施例,如何經由記憶體圖來 完成狀態暫存器的更新。 圖7描述依據本發明之實施例,處理器1 0 0內的一 些功能單元。 圖8描述依據本發明之實施例,北橋4 0 8的一些內 部結構。 圖9描述依據本發明之實施例,狀態暫存器單元的部 分內部結構。 圖1 0描述依據本發明之實施例,周邊裝置更新狀態 暫存器的流程圖。 圖1 1描述依據本發明之實施例,處理器1 0 0如何 使闬狀態存器1 0 2或1 0 7的資訊來觸發一適當的中斷 服務常式。 主要元件對照表 100 處理器 101 記憶體 1 0 2 狀態暫存器 10 3 核心處理單元 10 3 快取 10 4 中央處理單元 本紙張尺度適用中國國家標準(CMS ) Α4规格(210 X 297公釐) (請先閲讀背面之注意事項存填寫本頁) -裝. ,^τ 413776 A7 B7 五、發明説明(7 ) 經濟部中央標準局負工消費合作社印製 1 0 5 匯 流 1 〇 7 狀 能 1 1 0 周 邊 1 1 2 狀 態 1 2 〇 周 邊 1 2 2 狀 態 3 〇 0 處 理 3 〇 2 狀 台匕 3 0 3 快 取 3 1 2 狀 能 ii^iS 3 2 0 匯 流 4 0 5 記 憶 4 0 6 碟 片 4 0 8 北 橋 4 1 0 南 橋 4 1 2 基 本 4 1 4 繪 圖 4 1 5 :gl 效 4 1 7 揚 聲 4 2 2 數 據 4 3 0 匯 流 4 3 2 匯 流 5 0 2 - -5 0 6 0 0 位 址 暫存器 裝置 暫存器 裝置 暫存器 器 暫存器 暫存器 排 體 輸入輸出系統R Ο Μ 模組 卡 器 機 排 排 8 狀態裝置 空間 (請先閱讀背面之注意事項再填寫本頁〕 裝. 訂 線 本紙張尺度適用中國國家標隼(CNS ) Α4规格(210Χ297公釐) -10 - 413776 A7 B7 經濟部中央標準局J工消費合作社印製 五、 發明説明 ) 6 1 0 基 本 輸入 輸 出 系 6 2 0 位 址 6 3 0 實 體 記憶 體 6 4 〇 - -6 5 2 位 址 7 0 2 算 術 邏輯 單 元 7 0 4 浮 點 單元 7 0 6 控 制 器 7 0 8 L 1 快取 7 1 0 監 聽 邏輯 單 元 7 1 2 暫 存 器 8 0 5 開 關 9 0 0 解 碼 器 9 0 2 高 階 位址 位 元 9 0 4 低 階 位址 位 元 9 0 6 到 達 訊號 9 1 0 解 碼 器 發 明 的 詳細描 述 以 下的描 述 係掲 示 於 熟 使 用 本 發明, 並 且以 特 殊 的 揭 示 之 實施例 的 各種 變 化 將 旦 在 不 偏離本 發 明的 m 神 及 則 可 適 用於其 他 的實 施 例 及 示 的 實 施例, 而 係依 據 符合 統映設 悉相關技術之人士,以製造或 應用及其需求來加以描述。所 顯見於熟悉相關技術之人士, 範圍下,此處所定義的一般原 應用中。因而本發明不限於所 此處所揭露之原則及特徵的最 (请先閱讀背面之泣意事項存填筠本筲) 装· 訂 本紙張尺度適用中國國家榡準(CNS ) A4規格(210X297公釐) -11 - 經濟部中失標準局員工消费合作社印製 413776 A7 ____B7_ 五、發明説明(9 ) 廣範圍。 本發明第一實施例的綜述 圖1描述了習知技術的電腦系統,其中處理器1 0 0 讀取位於個別周邊裝置I 1 0,1 2 0及1 3 0的狀態暫 存器112,122及132。處理器10 ◦經由核心處 理單元1 0 3耦合於記億體1 0 1.及匯流排1 0 5。回應 一中斷時,處理器1 0 0詢訊狀態暫存器1 1 2,1 2 2 及1 3 2,以便決定哪一周邊裝置需要處理。此詢訊需要 在匯流排1 0 5上執行多個操作。 圖2描述一種電腦系統,其包括具有內部狀態暫存器 1 0 2的處理器1 0 0,或具有內部狀態暫存器1 〇 7的 核心邏輯單元1 0 3,以依據本發明的實施例來儲存周邊 裝置的狀態。如圖1所述的系統,處理器1 0 〇經由核心 邏輯單元耦合至記憶體1 〇 1及匯流排1 〇 5。處理器 1 ◦ 0可經由匯流排1 0 5存取周邊裝置1 1 0、1 2 0 及 1 3 0。 然而,圖2所述的實施例在幾個方面不同於圖1的系 統。圖2中,於中斷時,處理器2參考至狀態暫存器 102或107以決定周邊裝置11〇,120及130 的狀態。由於狀態暫存器1 0 2及1 〇 7各別地位於處理 器1 0 0及核心邏輯1 0 3的內部,因而,此爲非常快速 的操作。以處理器1 0 0參考至狀態暫存器1 〇 2或 1 0 7不須經甶匯流排1 0 5來詢訊周邊裝置1 1 0、 (請先閱讀背面之注意事項再填寫本頁)
本紙張尺度適用中國國家標準(CNS ) Λ4規格(210 X 297公釐) -12- 413776 A7 B7 經濟部中央標準局胄工消费合作社印製 五、發明説明(10 ) 1 2 〇 及 1 3 ◦。 替代的,周邊裝置1 1 0、1 2 0及1 3 0須更新狀 態暫存器1 0 2或1 〇 7內的狀態資訊。此更新僅當周邊 裝置之狀態改變時才須發生。爲了更新狀態暫存器,如周 邊裝置1 1 0的周邊裝置寫至匯流排1 0 5之位址空間的 保留記憶體位置。在此保留的空間中,實際上並不存在有 記憶體。替代的,附於此狀態暫存.器的邏輯部分攔截關聯 至這些保留位置的參照,並利用這些參照,適當的更新狀 態暫存器,以反應周邊裝置所指示的狀態變化。 核心邏輯單元1 0 3內的狀態暫存器1 0 7爲處理器 1 〇 0之狀態暫存器1 0 2的替代實施例。參考至核心邏 輯單元1 〇 3之狀態暫存器1 0 7的速度小於參考至處理 器1 0 0之狀態暫存器1 0 2者。然而,爲了實施,狀態 暫存器1 0 7不須對處理器1 0 0做任何特別的改良。 —般而言,處理器1 0 0可以是電腦系統之任何形式 的計算機引擎。此包括但並不限於,主架構處理器,微處 理器,及微控制器。匯流排1 0 5可以是任何形式的通訊 通道’用以在電腦系統中將處理器耦合至另一裝置,包括 周邊裝置、記憶體裝置及其他處理器。此包括但並不限於 ’如P C I的匯流排’以及匯流排,其含有訊號,以便在 分配式記憶體的多處理器系統的多個快取間,維持一致性 。周邊裝置110、120及13Q可以是耦合於電腦系 統之任何形式的周邊裝置。其包括但不限於,如磁碟機及 磁帶機的資料儲存裝置;如鍵盤或滑鼠的資料輸入裝置; (請先閲讀背面之注意事項再填寫本頁) 裝‘ 訂 本紙張尺度適用中國國家標举 ( CNS ) A4規格(2丨0乂297公釐) -13- 413776 經濟部中央榛準局員工消費合作社印製 A7 B7 五、發明説明(11 ) 如顯示器或揚聲器的資料輸出裝置;以及如網路界面控制 器的通訊裝置。 圖3顯示一電腦系統,其包括多個分別具有內部狀態 暫存器1 0 2、3 0 2及3 1 2的處理器,或具有內部狀 態暫存器1 0 7的核心邏輯單元1 0 3,以依據本發明的 實施例來儲存周邊裝置的狀態。在此實施例中,處理器 100、3〇◦及310分別包含.快取1〇3、3 ◦ 3及 3 1 3。快取1 0 3、3 ◦ 3及3 1 3儲存來自記憶體的 指令碼及資料,以個別的供處理器1 0 0、3 0 0及 310使用。處理器100、300及310及核心邏輯 單元1 0 3耦合至匯流排3 2 0。核心邏輯單元1 0 3糊 合於匯流排3 2 0、記憶體1 0 1及匯流排1 0 5。周邊 裝置1 1 0、1 2 ◦及1 3 0耦合至匯流排1 0 5。 在此實施例中,匯流排3 2 0含有訊號以維持儲存於 記憶體1 0 1之資料與儲存於快取1 0 3、3 0 3及 3 1 3之複製資料的一·致性。典型地,如果進入點所含有 的複製資料在另一快取或記憶體3 2 0中更動,則使該進 入點無效,藉此來維持一致性。處理器1 0 0、3 0 0及 3 1 0使用“監聽邏輯操作“來“監聽“或聽取一組匯流 排上的訊號以決定是否使一邏輯處理器之快取內的進入點 無效。 在此實施例中,處理器1 0 0、3 0 0及3 1 〇另外 還包括個別的狀態暫存器1 〇 2、3 0 2及3 1 2,其儲 存有關周邊裝置1 1 0、1 2 0及1 3 0的狀態資訊。在 (請先閱讀背面之注意事項再填寫本頁) -5 本紙張尺度適用中國國家標準(CNS) Λ4規格(210X297公釐) _ 14 _ 413776 A7 B7 經濟部中央標率局員工消費合作杜印製 五、發明説明(彳2 ) 此實施例中,藉由監視由“監聽邏輯單元“所監視的訊號 ,狀態暫存器1 0 2、3 0 2及3 1 2操作以使快取進入 點無效。爲了更新狀態暫存器,一周邊裝置,如周邊裝置 1 1 0,寫至匯流排1 0 5之位址空間內的保留記憶體位 直0 一般而言,更新記憶體1 0 1內的位置在匯流排上發 生一無效訊號,以使儲存於記憶體.位置之任何複製資料無 效 > 前述的資料亦可能儲存於快取1 0 3、3 0 3及 3 1 3中。由於在這些保存的位置空間中,實際上不存在 有記憶體,無效訊號會一直使快取漏失。附於狀態暫存器 的邏輯操作,擷取參考至這些保留位置的參照,並使甩這 些參照來適當的更新狀態暫存器,以反映一周邊裝置所指 示的狀態變化。 電腦系統的描述 圖4說明依據本發明一實施例的處理系統結構。在所 述的實施例中,C P U 1 〇 4經由北橋4 0 8耦合至記 憶體4 0 5及匯流排4 3 0。記憶體4 0 5可以是任何形 式的半導體記憶體,且可使用於電腦系統中。匯流排4 3 0可以是任何形式之電腦系統匯流排。在一實施例中,匯 流排4 3 0包括一 P C I匯流排。匯流排4 3 0耦合至繪 圖模組4 1 4,其處理繪圖影像以輸出至顯示器。匯流排 4 3 0並耦合於產生音頻訊號的音效卡4 1 5。音效卡 4 1 5耦合至揚聲器4 1 7,使得音效卡4 1 5所產生的 (請先閱讀背面之注意事項再填寫本頁) -訂 線 本紙張尺度適用中國國家摇準(CNS > A4規格(2[〇X297公釐) -15- 經濟部中央標準局員工消費合作社印製 413776 A7 B7 五、發明説明(彳3 ) 音頻訊號經由揚聲器4 1 7輸出。’ 在所述的實施例中,c P U 4 0 4經由北橋4 0 8 1附加地耦合至南橋4 1 0。北橋4 0 8及南橋4 1 0形 成電腦系統之“核心邏輯“的一部份。此核心邏輯聯合並 協調電腦系統中的元件操作。南橋與碟片4 0 6耦合,其 可包含任何非揮發性的儲存裝置。其包括但不限於,磁性 、光學、磁光及快閃記憶儲存裝置。南橋4 1 0並耦合至 匯流排4 3 2,其可爲任何形式的電腦匯流排。在一實施 例中,匯流排4 3 2包括一I S A匯流排。匯流排4 3 2 允許C P U 4 0 4與耦合至匯流排4 3 2的B I〇S ROM 412及數據機422通訊。數據機422可以 是任何形式的數據機,藉此,電腦系統可跨過電話線來作 通訊。 圖4描述了 C P U內的狀態暫存器1 〇 2及北橋 4 0 8中的狀態暫存器1 〇 7。在另一實施例中,狀態暫 存器1 0 2可以包括電腦系統內的獨立暫存器,其不包含 於CPU 404或北橋408中。 狀態暫存器的描述 圖5顯示依據本發明實施例之狀態暫存器1 〇 7 (或 狀態暫存器1 0 2 )的結構。在所述的實施例中,狀態暫 存器1 0 7 (或狀態暫存器1 〇 2 )包括多個位元,其含 有電腦系統之周邊裝置的狀態資訊。這些位元包括,狀態 裝置1 5 0 2,狀態裝置2 5 0 4,狀態裝置3 本紙張尺度逋用中國國家標準(CNS ) Λ4規格(210X 297公釐) -16- ---------Q 裝 II (請先閱讀背面之注意寧項再填寫本頁) '11 撒 A7 B7 413776 五、發明説明(14 ) (請先閱讀背面之注意事項真填寫本頁) 5 0 6,及狀態裝置N 5 0 8。當設定一狀態位元時, 其表示對應的裝置需要服務。在本發明的其他實施例中, 對於每一裝置,狀態暫存器1 0 7 (或狀態暫存器1 0 2 )包括多餘一個位元的狀態資訊。這些位元包括每一裝置 的額外狀態資訊,超出僅係特定裝置要求服務的情況。例 如,狀態資訊可指定裝置所需要的服務形式。 圖6描述依據本發明之實施例.,如何經由記憶體圖來 完成狀態暫存器的更新。在此實施例中,位址空間6 0 ◦ 係匯流排上,位址線的位址空間,如圖1的匯流排1 0 5 。位址空間6 0 0包括一位於位址空間下端的B I 0 S映 圖6 1 〇。B I ◦ S映圖6 1 0包括指令碼以實施低階的 作業系統功能。位址空間6 0 0在其上端額外的包括實體 記憶體6 3. 0。實體記憶體6 3 0包含有處理器所使用的 指令碼及資料以執行程式。介於B I 0 S映圖6 1 0及實 體記憶體6 3 0間的一段位址空間6 0 0,被保留以更新 狀態暫存器1 0 7 (或狀態暫存器1 0 2 )。例如1位址 6 4 0的取出,設定了裝置1 5 0 2的狀態位元,以指 經濟部中央標準局員工消費合作社印裂 示裝置1要求服務,而位址6 4 2的取出,重設了位元 5 ◦ 2,以指示裝置1不須服務。類似的,位址6 4 4、 6 4 8及6 5 2的取出,個別的設定了狀態位元5 0 4、 506及508,且位址646、648及652的取出 ,則重設相同的狀態位元。 狀態暫存器位址的描述 本紙張尺度適用中國國家標準(CNS ) Λ4规格(2!0Χ 297公釐) -17- 經濟部中央標準局負工消费合作社印製 A7 B7 五、發明説明(15 ) 圖7描述依據本發明之實施例,處理器1 0 0內的一 些功能單元。在所描述的實施例中,處理器1 0 0包括整 數A L U (算術邏輯單元)7 ◦ 2及浮點單元7 0 4,其 實施計算的操作。處理器1 0 0並包括控制器7 0 6,其 可聯合處理器1 0 0內之各功能單元的做動。處理器 1 0 0內的多個單元耦合於匯流排1 0 5。這些包括L 1 快取7 〇 8,其在計算操作時,儲.存處理器1 0 0所使用 的指令或資料。在一些實施例中,L 1快取包括分離的指 令及資料快取。監聽邏輯單元7 1 0並耦合於匯流排 1 0 5。監聽邏輯單元7 1 0聽取匯流排1 0 5上的訊號 ,該訊號含有"監聽"的資訊。且監聽邏輯單元7 1 0使 用這些監聽的資訊,以使L 1快取7 0 8的進入點無效。 處理器1 0 0額外的包括暫存器7 1 2,其暫時的儲存處 理器1 0 0中*計算操作的資料値。暫存器7 1 2另外包 括有圖2的狀態暫存器1 0 2。 圖8描述依據本發明實施例之北橋4 0 8的一些內部 結構。在此實施例中,狀態暫存器1 〇 7存在於北橋 4 0 8內的狀態暫存、器712中。北橋408另外包括一 開關8 0 5,其在C P U 4 ◦ 4、記憶體4 0 5及匯流 排4 3 0間切換資料。在此實施例中,狀態存器單元 7 1 2聽取匯流排4 3 0上的存取’以偵測位址6 2 0之 保存範圍的存取。 狀態暫存器之一實施例的描述 適闲中國國家摞準(CNS > Λ4規格(210X297公釐1 7^.
經濟部中央標準局員工消費合作社印製 413776 A7 _______B7____ 五、發明説明(16 ) 圖9描述依據本發明之實施例,狀態暫存器單元 7 1 2的部分內部結構。在此實施例中,狀態暫存器單元 7 i 2內的邏輯單元監視來自匯流排1 〇 5的位址線,以 偵測參考至保存位址6 2 0的參照。更特定的,來自匯流 排1 0 5的高階位址位元供應至解碼器9 0 0的輸入。如 果高階位址位元指定保存位址6 2 0中一的位址,解碼器 9 0 0產生一暫存器到達訊號9 0.6,其供應至解碼器 9 1 0的一致能輸入。在另一實施例中,高階位址位元 9 0 2供應至比較器電路,其實施相同的位址偵測功能。 一般而言,任何已知的位址偵测電路,皆可用來在保存的 範圍6 2 0內偵測位址。低階位址位元9 0 4供應至解碼 器9 1 0的輸入。這些輸出設定或重設狀態暫存器1 〇 7 (或狀態暫存器1 0 2 )中的位元。在所述的實施例中, 每一狀態暫存器1 0 7 (或狀態暫存器1 〇 2 )的位元儲 存於雙穩電路中,其包括兩個環形連接的N A N D閘,如 圖9所示。每一對N A N D閘從解碼器9 1 0取得兩個輸 入。如果上輸入爲低,則位元被設定,且如果下輸入爲低 ,則位元被重設。例如,位址6 4 0的取出使得解碼器 9 1 0的上輸出成爲低位準,其使對應的位元成爲一數値 。相反的,位址6 4 2的取出使得解碼器9 1 0之下一個 蛟低的輸出成爲低位準,其將相同的位元重設。最後,當 狀態讀取信號9 1 2確立後,接附的制動器作動以將位元 從狀態暫存器1 0 2或狀態暫存器1 〇 7 (或狀態暫存器 1 0 2 )讀取。此實施例描述了狀態暫存器1 0 7 (或狀 (請先閱讀背面之注意事項再填寫本頁) -裝
*1T 線 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐) -19 - 經濟部中央標準局員工消費合作杜印製 A7 —_E____ 五、發明説明(17 ) 態暫存器ί ο 2)之多種可能結構的其一。一般而言,任 何其他已知的暫存器結構皆可使用。 狀態暫存器的操作描述 圖1 0的流程圖顯示依據本發明的實施例’周邊裝置 如何更新狀態暫存器。在此實施例中,周邊裝置從 1 0 0 0的狀態開始,並繼續至狀.態1 0 0 2。在狀態 1 0 0 2中,周邊裝置偵測其狀態的改變。狀態的改變表 示提出了服務的要求。例如,可備好資料以傳送至處理器 1 0 0。周邊裝置接著進行狀態1 0 0 4。在狀態 1 0 ◦ 4中,周邊裝置在匯流排1 〇 5上執行匯流排主控 操作以更新狀態暫存器1 0 2 (或1 0 7 ),並指示裝置 需要服務。周邊裝置接著進行狀態1 0 0 6。在狀態 1 0 0 6中,周邊裝置產生一中斷訊號至處理器1 0 〇, 以指示周邊裝置的服務需求。周邊裝置接著進行結束狀態 1 0 0 8,而完成狀態暫存器的更新。 圖1 1的流程圖描述依據本發明的實施例,處埋器 1 0 0如何使用來自狀態存器1 0 2 (或1 0 7 )的資訊 ,來觸發中斷服務常式。處理器1 0 0開始於狀態 1 1〇〇,接著進行狀態1 1 0 2。在狀態1 1 0 2中, 處理器1 0 0接收來自一周邊裝置的中斷,該裝置耦合於 匯流排1 0 5。處理器1 0 0接著處理狀態1 1 0 4 ,此 狀態中,處理器1 0 0儲存該狀態以處理中斷。處理器 1 〇 0接著進行狀態1 1 0 6 =在狀態1 1 〇 6中,處理 (請先閱讀背面之注意事項再填寫本頁} 裝_
). C 訂 .線 本紙張尺度適用中國國家標隼(CNS ) Μ規格(210X297公釐) 20- 413776 A7 B7 五、發明説明(18 ) 器1 〇 〇從中斷向量所指到的位置取得中斷指令。處理器 ’1 0 Q接著進行狀態1 1 〇 8。在該狀態中,處理器 1 〇 0將狀態暫存器1 0 2 (或1 〇 7 )拷貝至處理器暫 存器,以便檢視狀態暫存器1 0 2 (或1 0 7 )的內容。 接著系統進行狀態1 1 1 〇。 在狀態1 1 1 0中’處理器1 0 〇依據狀態暫存器 1 〇 2 (或1 〇 7 )的內容,分岔.成多個中斷服務常式 1 1 1 2、1 1 1 4及1 1 1 6。此分岔程序實際上需要 多個指令以測試狀態暫存器1 〇 7並實施適當的條件分岔 。如果狀態暫存器1 0 2 (或1 〇 7 )指示裝置1需要處 理,處理器1 0 0則分岔至狀態1 1 1 2,其爲服務裝置 1之中斷服務常式的開始點。此中斷服務常式一般包括大 量的中斷服務指令(此處未示)。中斷服務常式結束後, 處理器1 0 0繼續至結束狀態1 1 1 8。如果狀態暫存器 1 0 2 (或1 〇 7)指示裝置2需要處理,處理器1 ◦ 〇 則分岔至狀態1 1 1 4 ’其爲服務裝置2之中斷服務常式 的開始點。此中斷服務常式結束後,處理器1 〇 〇繼續至 結束狀態1 1 1 8。同樣的,如果狀態暫存器1 〇 2 (或 1 ◦ 7 )指示裝置N需要處理,處理器1 〇 〇則分岔至狀 態1 1 1 6 ’其爲服務裝置N之中斷服務常式的開始點。 此中斷服務常式結束後 > 處理器1 〇 〇繼續至結束狀態 1118° 在本發明的一實施例中,於系統初始化的階段,初始 化常式實施周邊裝置至狀態暫存器1 0 2 (或1 〇 7 )之 (諳先閱讀背面之注意事項再填寫本頁) -、·ιτ 線· 經濟部中央標率局員工消费合作社印裝 张尺度適用中國國家榇隼(CNS ) Λ4规格(210X 297公釐) -21 - 413776 A7 B7 五、發明説明(19 ) 特定位元的映圖處理,並將特定的中斷服務常式指定至特 定的周邊裝置。在本發明的一實施例中,實施這些功能的 程式(指令)碼存在於唯讀記憶體中,且其在啓動系統時 被讀取。 定義 核心邏輯-電腦系統中的電路.,其作爲處理器至記憶 體及周邊匯流排的界面,並執行其他的功能。 監聽匯流排—種匯流排,其載送訊號以在含有多個 處理器之電腦系統中,維持多個快取間的一致性及統一性 〇 前述之發明實施例的描述僅供闡述及描述之用。這些 描述並不意圖限制本發明的範圍。明顯的,各種改良及變 化將顯見於從事此技術之人士。 (請先閲讀背面之注意事項再填寫本頁) -5 經濟部中央標準局負工消費合作社印製 -22- 本紙張尺度適用中國國家標準(CNS ) Λ4規格(210X297公釐)
Claims (1)
- 經濟部中央標準局t貝工消費合作社印製 413776 ab! C8 __ D8 夂、申請專利範圍 1 .—種電腦系統,其保持了多個周邊裝置的狀態資 訊,包括: 中央處理單元; 耦合至中央處理單元的通訊通道; 至少一個耦合至通訊通道的周邊裝置; 與中央處理單元通訊的狀態暫存器;及 耦合於通訊通道及狀態暫存器間的更新電路,更新電 路包括一機構,其反應一包含狀態資訊的訊號以更新狀態 資訊’該訊號係經由周邊通訊通道從周邊裝置所接收。 2 .如申請專利範圍第1項的電腦系統,其中狀態暫 存器位於中央處理單元內。 3 .如申請專利範圍第1項的電腦系統,其中狀態暫 存器位於耦合至中央處理單元之核心邏輯單元內。 4 .如申請專利範圍第1項的電腦系統,其中中央處 理單元經由核心邏輯單元耦合至通訊通道。 5 如申請專利範圍第1項的電腦系統,其中通訊通 道包括C P U匯流排。 6 ·如申請專利範圍第1項的電腦系統,其中逋訊通 道包括處理器-至-記憶體匯流排。 7 如申請專利範圍第1項的電腦系統,進一步包括 多數個觀合至通訊通道的周邊裝置,且其中狀態暫存器包 含多數個周邊裝置的狀態資訊。 8 ‘如申請專利範圍第1項的電腦系統,其中中央處 理單元包括一指令,其檢驗狀態暫存器,並依據狀態暫存 --------------ΪΤ------.4 (锖先閱讀背面之注意事項再填寫本頁)本紙張尺度適用中國國家梯準(CNS ) A4規格(210X297公禮) -23- 413776 AS B8 C8 D8 經濟部中央標率局負工消费合作社印製 々、申請專利範圍 器所包含的資訊,跳至多數個不同的中斷服務常式以服務 不同的周邊裝置。 9 ·如申請專利範圍第1項的電腦系統,進一步包括 多數個耦合至通訊通道的中央處理單元: 多數個耦合於個別中央處理單元及通訊通道間的狀態 暫存器,狀態暫存器包含有至少一耦合至通訊通道之周邊 裝置的狀態資訊。 1 0 ·如申請專利範圍第1項的電腦系統,進一步包 括一連線“或"中斷架構,其將周邊裝置經由核心處理單 元耦合至中央處理單元,以便從至少一周邊裝置傳送一中 斷訊號至中央處理單元。 1 1 .—種電腦系統,其保持了多個周邊裝置的狀態 資訊,包括: 中央處理單元: 耦合至中央處理單元的匯流排; 耦合至匯流排的多數個周邊裝置; 與中央處理單元通訊的狀態暫存器’用以儲存多數個 周邊裝置的狀態資訊; . 耦合於至少一周邊裝置及中央處理單元間的雛菊鏈式 中斷架構,用以從至少一周邊裝置傳送中斷訊號至中央處 理單元,及 耦合於匯流排及狀態暫存器間的更新電路’更新電路 包括一機構,其反應一包含狀態資訊的訊號以更新狀態資 本紙張尺度適用中國國家操準(CNS ) Λ4規格(2S0X297公釐) -24 - Ί 、—/. --------¢3 裝------訂-------.—-4------------- (請先閱讀背面之注意事項再壤寫本頁) ABCD 413776 六、申請專利範圍 訊,該訊號係經由匯流排從周邊裝置所接收。 1 2 .如申請專利範圍第1 1項的電腦系統,其中狀 態暫存器位於中央處理單元內。 1 3 .如申請專利範圍第1 1項的電腦系統,其中狀 態暫存器位於耦合至中央處理單元之核心邏輯單元內。 1 4 .如申請專利範圍第1 1項的電腦系統,其中中 央處理單元經由核心邏輯單元耦合至匯流排。 1 5 .如申請專利範圍第1 1項的電腦系統,進一步 包括: 多數個耦合至匯流排的中央處理單元; 多數個耦合於個別中央處理單元及匯流排間的狀態暫 存器,多數個狀態暫存器包含有至少一耦合至匯流排之周 邊裝置的狀態資訊。 1 6 ·如申請專利範圍第1 1項的電腦系統,其中中 央處理單元包括一指令,其檢驗狀態暫存器,並依據狀態 暫存器所包含的資訊,跳至多數個不同的中斷服務常式以 服務不同的周邊裝置。 1 7 . —種電腦系統核心邏輯單元內的裝置,用以更 新狀態暫存器以指示電腦系統中周邊裝置的狀態改變,包 括: 多數個耦合至匯流排之位址線的位址輸入; 耦合於多數個位址輸入中之一組高階位元的位址偵測 電路,用以在保留的位址範圔中偵測一位址,該位址範圍 係由一組高階位元所指定;及 -----1 裝-- (請先閱讀背面之注意ΐ項再填寫本頁) 訂 經濟部中央標率局員工消贽合作社印製 本紙张尺度適用中國國家標準(CNS ) Λ4規格(210Χ297公釐) -25- ABCD 413776 六、申請專利範圍 耦合於多數個位址輸出中之一組低階位元的位址解碼 器電路,在保留的位址範圍中偵測一特定位址參照;及 (請先閲讀背面之注^Τ'項再填寫本頁) 狀態暫存器,從解碼器電路耦合至一組輸出,使得位 址保留範圍內的特定位址參照藉由周邊裝置,並經由解碼 器電路而供給,並更新狀態暫存器內周邊裝置的狀態資訊 ’狀態暫存包括親合至中央處理單兀的輸出’使得狀態 暫存器可藉由中央處理單元讀取。 1 8 ·如申請專利範圍第1 7項的裝置,其中位址偵 測電路包括一解碼器。 1 9 .如申請專利範圔第1 7項的裝置,其中位址偵 測電路包括一比較器。 2 ◦·如申請專利範圍第1 7項的裝置,其中核心邏 輯單元位於單一半導體晶片中。 2 1 .如申請專利範圍第1 7項的裝置,其中核心邏 輯單元位於半導體晶片組中。 2 2 .如申請專利範圍第1 7項的裝置 > 其中匯流排 包括處理器-至-記憶體匯流排。 經濟部中央標準局員工消費合作社印製 2 3 ·构申請專利範圍第1 7項的裝置,其中匯流排 包括周邊匯流排。 2 4 . —種管理電腦系統中多數個周邊裝置之狀態資 訊的方法,包括: 經由通訊通道接收來自周邊裝置的狀態資訊; 反應於來自周邊裝置的狀態資訊,更新與中央處理單 元通訊的狀態暫存器;及 -26- 本紙浪又度適用中國國家標準(CNS ) Λ4規格(21〇><297公釐) ABCD 413776 六、申請專利範圍 服務需要服務的周邊裝置。 2 5 .如申請專利範圍第2 4項的方法,進一步包括 (請先閱讀背面之注意事項再填寫本頁) 將狀態資訊從周;.邊裝置經由通訊通道傳送至狀態暫存 器;及 從周邊裝置傳送一中斷至中央處理單元。 2 6 .如申請專利範圍第2 4項的方法,其中從周邊 裝置接收狀態資訊的方法包括接收一組保存位址中之特定 位址的存取,其中特定位址的存取表示特定周邊裝置的特 定狀態。 2 7 .如申請專利範圍第2 4項的方法1其中經由通 訊通道接收狀態資訊的方法包括從周邊裝置經由電腦系統 匯流排接收狀態資訊。 2 8 .如申請專利範圍第2 4項的方法,其中接收狀 態資訊的方法包括從周邊裝置經由一匯流排接收狀態資訊 *該匯流排並載有用以維持電腦系統中多個快取間之一致 性的訊號。 經濟部中央標準局員工消资合作社印製 2 9 ·如申請專利範圍第2 4項的方法,其中接收狀 態資訊的方法包括從周邊裝置經由處理器至記憶體匯流排 接收狀態資訊。 3 ◦•如申請專利範圍第2 4項的方法,其中更新狀 態暫存器以指示周邊裝置之狀態的方法包括更改狀態暫存 器內的位元'。 3. 1 .如申請專利範圍第2 4項的方法.其中從周邊 -27- 本紙張尺度適用中國國家標準(CNS ) Λ4规格(210X297公釐) 413776 ABCD 經濟部中央橾隼局員工消費合作社印製 六、申請專利範圍 , 裝置接收中斷的方法包括經由耦合於至少一周邊裝置及中 央處理單元間的雛菊鏈式中斷架構來接收中斷。 3 2 .如申請專利範圍第2 4項的方法,其中測試中 斷暫存器以決定多數個周邊裝置中何者需要服務的步驟包 括執行一指令,其檢測狀態暫存器,並依據包含有狀態暫 存器的資訊,跳至不同的中斷服務常式以服務不同的周邊 裝置。 3 3 ·—種管理電腦系統中多數個周邊裝置之狀態資 訊的方法,包括: 在周邊裝置處接收有關該周邊裝置的資訊; 將狀態資訊從周邊裝置經由匯流排傳送至狀態暫存器 ’該狀態暫存器與電腦系統中的中央處理單元通訊; 在狀態暫存器接收狀態資訊:-更新狀態暫存器以指示周邊裝置的資訊; 從周邊裝置傳送一中斷至中央處理單元; 在中央處理單元接收中斷; 反應於中斷,測試狀態暫存器以決定多數個周邊裝置 中何者需要服務;及 服務需要服務的周邊裝置。 3 4 如申請專利範圍第3 3項的方法,其中從周邊 裝置接收狀態資訊的方法包括接收一組保存位址中之特定 位址的存取,其中特定位址的存取表示特定周邊裝置的特 定狀態。 3.5 .如申請專利範圍第3 3項的方法,其中接收狀 (請先閱讀背面之注意事項再填寫本頁) -裝1 打 線 本紙張尺度通用中國國家標準(CNS > A4規格(210X29?公釐) -28- 413776 ιι D8 六、申請專利範圍 ' 態資訊的方法包括從周邊裝置經由一匯流排接收狀態^資訊 ,該匯流排並載有用以維持電腦系統_中多個11央取間之—致 性的訊號。 3 6 .如申請專利範圍第3 3項的方法’其中接收狀 態資訊的方法每括從周邊裝置經由處理器_至-記憶體匯 流排接收狀態資訊。 3 7 .如申請專利範圍第3 3項的方法,其中更新狀 態暫存器以指示周邊裝置之狀態的方法包括更改狀態暫存 器內的位元。 3 8 如申請專利範圔第3 3項的方法,其中從周邊 裝置接收中斷的方法包括經由耦合於至少一周邊裝置及中 央處理單元間的雛菊鏈式中斷架構來接收中斷。 (請先閲讀背面之注意事項再填寫本頁) -裝. 訂 線 經 濟 部 中 準 貝 工 消 f 合 作 .在 印 製 本紙張尺度適用中國國家標準(CNS ) A4規格(21〇Χ297公釐) -29-
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/131,447 US6219720B1 (en) | 1998-08-10 | 1998-08-10 | Core logic unit with internal register for peripheral status |
US09/131,497 US6189049B1 (en) | 1998-08-10 | 1998-08-10 | Method for operating processor with internal register for peripheral status |
US09/131,922 US6374320B1 (en) | 1998-08-10 | 1998-08-10 | Method for operating core logic unit with internal register for peripheral status |
US09/131,446 US6233627B1 (en) | 1998-08-10 | 1998-08-10 | Processor with internal register for peripheral status |
Publications (1)
Publication Number | Publication Date |
---|---|
TW413776B true TW413776B (en) | 2000-12-01 |
Family
ID=27494909
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW088101137A TW413776B (en) | 1998-08-10 | 1999-01-26 | Processor or core logic unit with internal register for peripheral status |
Country Status (8)
Country | Link |
---|---|
EP (1) | EP1119814B1 (zh) |
JP (1) | JP4490585B2 (zh) |
KR (1) | KR100453262B1 (zh) |
AT (1) | ATE239255T1 (zh) |
AU (1) | AU2020799A (zh) |
DE (1) | DE69814182T2 (zh) |
TW (1) | TW413776B (zh) |
WO (1) | WO2000010094A1 (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9134767B2 (en) * | 2013-08-07 | 2015-09-15 | Chin-Hsing Horng | Structure of planetary type dual-shaft hinge |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10115885B4 (de) * | 2001-03-30 | 2006-09-21 | Infineon Technologies Ag | Anordnung zur Priorisierung eines Interrupts |
EP1359509A1 (de) * | 2002-04-29 | 2003-11-05 | Siemens Aktiengesellschaft | Mehrprozessorsystem |
US7610061B2 (en) * | 2003-09-20 | 2009-10-27 | Samsung Electronics Co., Ltd. | Communication device and method having a common platform |
US20060230226A1 (en) * | 2005-04-12 | 2006-10-12 | M-Systems Flash Disk Pioneers, Ltd. | Hard disk drive with optional cache memory |
JP5790043B2 (ja) * | 2011-03-14 | 2015-10-07 | 株式会社リコー | データ転送システム及びデータ転送方法 |
GB2581719B (en) * | 2017-11-17 | 2022-03-09 | Mitsubishi Heavy Ind Mach Systems Ltd | Information processing system and information processing method to be executed by information processing system |
KR102487899B1 (ko) | 2021-02-03 | 2023-01-12 | 효성티앤에스 주식회사 | 금융자동화기기의 호스트와 디바이스 간 통신 방법 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6158037A (ja) * | 1984-07-23 | 1986-03-25 | Fujitsu Ltd | サ−ビスプロセツサへの割り込み制御方式 |
US4768149A (en) * | 1985-08-29 | 1988-08-30 | International Business Machines Corporation | System for managing a plurality of shared interrupt handlers in a linked-list data structure |
JPH02230356A (ja) * | 1989-03-02 | 1990-09-12 | Nec Corp | 情報処理装置のバス拡張装置 |
US5317707A (en) * | 1989-10-20 | 1994-05-31 | Texas Instruments Incorporated | Expanded memory interface for supporting expanded, conventional or extended memory for communication between an application processor and an external processor |
KR100240158B1 (ko) * | 1990-05-18 | 2000-01-15 | 마이클 다고스티노 | 실시간 프로그램 가능 신호 처리기 아키텍쳐 |
US5463752A (en) * | 1992-09-23 | 1995-10-31 | International Business Machines Corporation | Method and system for enhancing the efficiency of communication between multiple direct access storage devices and a storage system controller |
US5678025A (en) * | 1992-12-30 | 1997-10-14 | Intel Corporation | Cache coherency maintenance of non-cache supporting buses |
EP0640929A3 (en) * | 1993-08-30 | 1995-11-29 | Advanced Micro Devices Inc | Interprocessor communication via a post MEV. |
US5548730A (en) * | 1994-09-20 | 1996-08-20 | Intel Corporation | Intelligent bus bridge for input/output subsystems in a computer system |
JPH0991152A (ja) * | 1995-09-20 | 1997-04-04 | Toshiba Corp | コンピュータシステムおよびそのシステムで使用されるマルチファンクションデバイス |
JPH1021182A (ja) * | 1996-06-28 | 1998-01-23 | Nec Eng Ltd | 割り込み処理方式および制御装置 |
US5852743A (en) * | 1996-07-12 | 1998-12-22 | Twinhead International Corp. | Method and apparatus for connecting a plug-and-play peripheral device to a computer |
-
1998
- 1998-12-29 AU AU20207/99A patent/AU2020799A/en not_active Abandoned
- 1998-12-29 DE DE69814182T patent/DE69814182T2/de not_active Expired - Lifetime
- 1998-12-29 AT AT98965007T patent/ATE239255T1/de not_active IP Right Cessation
- 1998-12-29 EP EP98965007A patent/EP1119814B1/en not_active Expired - Lifetime
- 1998-12-29 JP JP2000565469A patent/JP4490585B2/ja not_active Expired - Fee Related
- 1998-12-29 WO PCT/US1998/027784 patent/WO2000010094A1/en active IP Right Grant
- 1998-12-29 KR KR10-2001-7001624A patent/KR100453262B1/ko not_active IP Right Cessation
-
1999
- 1999-01-26 TW TW088101137A patent/TW413776B/zh not_active IP Right Cessation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9134767B2 (en) * | 2013-08-07 | 2015-09-15 | Chin-Hsing Horng | Structure of planetary type dual-shaft hinge |
Also Published As
Publication number | Publication date |
---|---|
KR100453262B1 (ko) | 2004-10-15 |
ATE239255T1 (de) | 2003-05-15 |
KR20010088787A (ko) | 2001-09-28 |
EP1119814A4 (en) | 2001-09-26 |
DE69814182D1 (de) | 2003-06-05 |
JP4490585B2 (ja) | 2010-06-30 |
DE69814182T2 (de) | 2004-04-01 |
EP1119814A1 (en) | 2001-08-01 |
WO2000010094A1 (en) | 2000-02-24 |
EP1119814B1 (en) | 2003-05-02 |
AU2020799A (en) | 2000-03-06 |
JP2002522846A (ja) | 2002-07-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TW405097B (en) | Method and apparatus for providing execution of system management mode services in virtual mode | |
US7257658B2 (en) | Message based interrupt table | |
TW379294B (en) | Interfacing direct memory access devices to a non-isa bus | |
US6308255B1 (en) | Symmetrical multiprocessing bus and chipset used for coprocessor support allowing non-native code to run in a system | |
JP5646750B2 (ja) | 周辺機器のページフォルト(pagefault)を処理する機構 | |
US6629157B1 (en) | System and method for virtualizing the configuration space of PCI devices in a processing system | |
US5898896A (en) | Method and apparatus for data ordering of I/O transfers in Bi-modal Endian PowerPC systems | |
US6219720B1 (en) | Core logic unit with internal register for peripheral status | |
US7500040B2 (en) | Method for synchronizing processors following a memory hot plug event | |
CN101859290A (zh) | 热插拔接口控制方法和装置 | |
TWI275945B (en) | Optimization of SMI handling and initialization | |
EP1556770A2 (en) | Event delivery for processors | |
JP2008090375A (ja) | 割込み制御システム、およびこれを利用した記憶制御システム | |
TW508522B (en) | System input/output interface design for scaling | |
JPH10320282A (ja) | 仮想キャッシュ・コントロール方法及び装置 | |
JP2010157232A (ja) | 物理デバイスコントローラから割り込みをリダイレクトすることによる複数の仮想デバイスコントローラの提供 | |
TW413776B (en) | Processor or core logic unit with internal register for peripheral status | |
TWI285319B (en) | Method, device and system to issue message signaled interrupts | |
TW201331754A (zh) | 以多重中斷向量模擬訊息發訊中斷之方法 | |
US6189049B1 (en) | Method for operating processor with internal register for peripheral status | |
JP2007516536A (ja) | オペレーティングシステムに可視的な割り込みハンドリングを用いてホットキー入力を処理する方法及び装置 | |
US6374320B1 (en) | Method for operating core logic unit with internal register for peripheral status | |
US7243178B2 (en) | Enable/disable claiming of a DMA request interrupt | |
US5392441A (en) | Pump bus to avoid indeterminacy in reading variable bit field | |
CN109408407B (zh) | 显示内存的分配方法和装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
GD4A | Issue of patent certificate for granted invention patent | ||
MM4A | Annulment or lapse of patent due to non-payment of fees |