TW411515B - Method for alleviating photolithography error caused by difference of pattern density after chemical mechanical polishing - Google Patents
Method for alleviating photolithography error caused by difference of pattern density after chemical mechanical polishing Download PDFInfo
- Publication number
- TW411515B TW411515B TW088103923A TW88103923A TW411515B TW 411515 B TW411515 B TW 411515B TW 088103923 A TW088103923 A TW 088103923A TW 88103923 A TW88103923 A TW 88103923A TW 411515 B TW411515 B TW 411515B
- Authority
- TW
- Taiwan
- Prior art keywords
- wafer
- layer
- photoresist
- difference
- chemical mechanical
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76819—Smoothing of the dielectric
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Description
4 3 441515 /008 A7 B7 鯉濟部央標率局負工消费合作社印製 五、發明説明(1 ) 本發明是有關於一種積體電路的製造方法,且特別 是有關於一種改善化學機械硏磨後因圖案密度差異造成 微影失誤的方法。 當積體電路的積集度(integration)愈來愈高之後,爲了 配合金氧半導體(metal-oxide-semiconductor transistor; MOS) 縮小後所增加的內連線需求,兩層以上的金屬層設計,便 逐漸地成爲許多積體電路所必須採用的方式。而金屬內連 線結構中,通常都具有內層介電層(inter-layer dielectrics ; ILD)或是內金屬介電層(inter-metal dielectrics ; IMD)等, 用以作金屬線間電性隔離之用。 爲了使金屬內連線的製作較容易進行,並且使導線的 圖案能精確地轉移,減少晶圓(wafer)表面的高低起伏是非 常重要的。因爲高低起伏較小的表面才能減少微影失誤的 機率,以達成精密的圖案轉移(pattern transfer)。 第ίΑ圖至第1B圖繪示習知一種圖案轉移的流程剖面 圖。 請參照第1A圖,此圖簡單表示一個晶圓的剖面結構, 包括基底100、金屬層120、金屬導線120a、金屬導線120b 和介電層122。圖中虛線的左側係表示晶圓的內圍116, 而虛線的右側則表7^此晶圓的外緣Π 8。所謂的內圍116 係指晶圓中,具有有效晶粒(effective die)的區域。至於外 緣Π8,則係指其晶粒並不完整,而爲無效晶粒的區域。 造成表面高低起伏的一個原因,在於晶圓外緣118的 金屬層120分佈較晶圓內圍116被鈾刻而成的各式金屬導 3 本紙張尺度適用中國國家標準(CNS ) A4说格(210X297公嫠) (請先閲讀背面之注意事項再填寫本頁) 訂 婢丨. 經濟部中央標準局負工消費合作杜印製 411515 A7 4304twi.doc/008 g了 五、發明説明(v ) 線120a、120b分佈密度高的許多,使得在利用像化學機 械硏磨法(Chemical Mechanical Polishing ; CMP)等技術平 坦晶圓表面,也就是平坦形成在金屬層120上的介電層122 時,晶圓外緣118的介電層122受到較晶圓內圍116爲少 的硏磨,而使晶圓外緣118高於晶圓內圍116。這種高低 不平的情形使得靠近外緣118的金屬導線120a上方的介 電層〗22呈現一傾斜表面124,而略高於其他金屬導線120b 附近的介電層122。 特別注意的是,這種金屬導線並非只有一層。在要求 高積集化的晶圓中,這種金屬導線的層數會愈來愈多,使 得這種高度落差愈來愈明顯。換句話說,隨著金屬導線層 數的增加,靠近外緣的金屬導線上方的介電層高出其他金 屬導線上方介電層的情形將會愈來愈嚴重。 請參考第1B圖,於介電層122上形成光阻層128,並 對此光阻層128進行曝光顯影等製程。特別注意的是,雖 然位在金屬導線120b上方的光阻層U8落在DOF聚焦深 度(depth of focus ; DOF)範圍內(即由中間的最佳焦距BF 到兩側AF),可曝出所要的窗^^3〇b,但是位在金屬導線 120a上方的光阻層則因層122的突起,而踉 著高於其他內圍II6的層因而無法落在D0F範 圍內,容易造成微影失誤,〜使#¥.0^303無法完全曝開。 請參考第1C圖,同樣地,後@介電層122上形成的 金屬層132(可能是第二、第三或第四等更多層以上之金屬 層)’也無法完全曝開,如圖中之光阻層134所示。 4 (CNS) ( 210X297^^1 ^ ^ --------1 ‘y------訂------p (請先閩讀背面之注意事項再填寫本頁) c / Ο Ο 8 Α7 Β7 經濟部中央樣準局負工消费合作社印策 五、發明説明(4) 一般而言’第一層金屬導線所引起的光阻層高度落差 約爲1000至3000埃,也就是說在靠近外緣的金屬導線上 方的光阻層高出其他內圍的光阻層約1000至3000埃。這 樣的落差尙在微影誤差容忍的範圍之內。然而,隨著層數 的增加,這個落差也將愈來愈大,而超過約4000-5000埃 之微影誤差容忍上限。這將使得窗口與金屬層無法完全曝 開(Scumming),而難以達成精確的圖案轉移。 因此,本發明提供一種改善化學機械硏磨後因圖案 密度差異造成微影失誤的方法,用以避免在以微影蝕刻 製程製造晶圓內圍的開口與金屬層時,所發生的微影失 誤。 本發明提供一種改善化學機械硏磨後因圖案密度差 異造成微影失誤的方法,用以改善晶圓內圍導線上方的 介電層高低起伏的情形。 爲達成本發明之上述和其他目的,提供一種改善化 學機械硏磨後因圖案密度差異造成微影失誤的方法,應 用於一晶圓,此晶圓包括內圍與外緣,此方法係先於晶圓 上依序形成導體層與光阻層。接著,進行光阻層的曝光製 程,以將導線圖案由光罩轉移至光阻層,並將晶圓外緣之 光阻層曝光。然後,進行光阻層的顯影製程,以形成光阻 圖案。接著,以此光阻圖案爲蝕刻罩幕,蝕刻導體層,以 形成導線並去除晶圓外緣的導體層。之後,於晶圓上形成 介電層。然後,進行介電層之微影蝕刻製程,以於晶圓內 圍的介電層中形成該開口。 I--------%------1T------^ I (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中固國家標牟(CNS ) A4規格(210X297公釐> 經濟部中央標準局員工消費合作社印製 411515 A7 4304twf,doc/OOS 幻 五、發明説明U.) 特別注意的是,此光阻層的曝光製程至少有兩種方式 得以完成。一種方式是先利用光罩進行光阻層的第一曝光 步驟,以將導線圖案由光罩轉移至光阻層,之後再進行光 阻層的第二曝光步驟,以將晶圓外緣之光阻層曝光。 晶圓外緣導體層的去除,可使得後續形成在晶圓內圍 的介電層高度一致,不發生習知靠近外緣的導線上方介 電層大幅突起的情事。如此即可減少在製作形成導線所需 的光阻圖案時,所發生的微影失誤。 爲讓本發明之上述和其他目的·、特徵、和優點能更明 顯易懂,下文特舉較佳實施例,並配合所附圖式,作詳細 說明如下: 圖式之簡單說明: 第1A圖至第1C圖繪示習知一種圖案轉移的流程剖面 圖; 第2A圖到第2]圖繪示根據本發明之較佳實施例,一 種開口的製造流程剖面示意圖;以及 第3圖繪示根據本發明之較佳實施例,一種進行曝光 的晶圓剖面示意圖。 圖式之標記說明: 100、200 :基底 120、132 :金屬層 116、216 :晶圓內圍 118、218 :晶圓外緣 120a、120b :金屬導線 6 本紙張尺度適用中國Ϊ家標準(CNS ) A4規格(2丨0X297公釐) ---------水------訂------i 1 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央揉準局員工消费合作社印11 411515 A7 ^304twf.doc/ 008 五、發明説明(^) 122、222 :介電層 124、226a :傾斜表面 128、134、214、228 :光阻層 130a ' 130b、230a、230b :窗口 DOF :聚焦深度 AF : DOF範圍之上下限 BF :最佳焦距 212、220、234 :導體層 214a :光阻圖案 - 215 :光罩 220a、220b :導線 224 : HDP介電層 226 : PE氧化層 232a、232b :開口 實施例 本發明的特徵之一在於去除晶圓外緣的導體層,以使 其後續形成於晶圓外緣的介電層,能低於形成於晶圓內圍 的介電層,或者使兩者的高度差縮小到微影誤差所能容許 的範圍內。所請的內圍係指晶圓中,具有有效晶粒(effective die)的區域,外緣則係指其晶粒並不完整,而爲無效晶粒 的區域。至於此處微影的目的則係用以製造形成介層窗或 接觸窗所需的光阻圖案。 請參照第2A圖,提供一基底200,基底200上已至少 形成有導體層212,而此導體層212的材質例如爲金屬或 7 (請先閲讀背面之注意事項再填寫本頁) 訂 本紙張尺度適用中國國家標準(CNS > A4規格(2丨0><297公釐) 經濟部中央標準局員工消費合作社印裝 411515 A7 ^304twf.doc/008 gy 五、發明説明(6) 複晶矽,而其厚度約爲5000埃左右,得視實際狀況而定。 接著,於導體層212上形成光阻層214,此處的光阻層214 係以正光阻爲例。 特別注意的是,第2A圖中虛線的左側係表示一晶圓 的內圍216,而虛線的右側則表示此晶圓的外緣218。所 謂的內圍216係指晶圓中,具有有效晶粒(effective die)的 區域。至於外緣21S,則係指其晶粒並不完整,而爲無效 晶粒的區域。 請參照第2B圖,在一步進機中,利用光罩215進行 光阻層214的第一曝光步驟,以將所欲形成的導線圖案由 光罩215轉移至光阻層214。圖中的箭頭係指第—曝光光 源 217a。 請參照第2C圖,進行光阻層214的第二曝光步驟, 以將晶圓外緣218的光阻層214曝光。此第二曝光步驟可 不使用光罩,或者使用另一空白光罩來進行,以將晶圓外 緣218的光阻層214曝光。圖中的箭頭係指第二曝光光源 21 7b。此第二曝光步驟可在其他步進機中實施。 請參照第2D圖,進行光阻層(第2C圖中之214)之顯 影製程,以完成形成導線所需的光阻圖案214a。 請參照第2E圖,利用光阻圖案(第2D圖中之214a)爲 蝕刻罩幕’蝕刻導體層220,以得到導線220a與導線220b。 同此之時,晶圓外緣218的導體層2丨2也會被去除,這是 本發明的重要特徵之一。 請參照第2F圖,先以高密度電漿(high density 8 本紙張尺度適用中國國家系準(CNS ) A4規格(210X297公嫠) " (請先閱讀背面之注意事項再填寫本頁) 訂 A7 4304twf,doc/008 經濟部中央標準局員工消費合作社印装 B7 五、發明説明(^ ) plasma ; HDP)於基底200上形成一低介電常數的HDP介 電層224,接著再以加強型電紫(plasma enhancement ; PE) 於HDP介電層224上形成一 PE氧化層226,而與HDP 介電層224共同構成介電層222。事實上介電層222的 作法有很多,並非限定於上述的方法,只是HDP介電層 224的間隙塡充(Gap Fill)能力較佳,有利於達成導線 220a、220b之間的電性隔離。然而,HDP介電層224的 輪廓常顯得陡峭而具有稜角,且HDP介電層224在無效 晶粒的大塊金屬層上易沈積較厚之介電層,使晶圓外緣 218高度更高,更惡化晶圓之平坦性,而不利於晶圓之 平坦化。縱使隨後再於其上形成一層PE氧化層226,其 表面的平坦程度仍深受HDP介電層224的影響而不盡理 想。 請參照第2G圖,進行晶圓表面的平坦化製程。例如 以化學機械硏磨法(CMP)磨平晶圓表面。因爲不具有導 體層的晶圓外緣218,其下層次導體層圖形密度較晶圓 內圍216來得疏,所以在進行硏磨之後,略低於具有導 線220a、220b,結構較爲密集的晶圓內圍216。雖然這 樣的落差也會造成一個傾斜表面226a,但是這個傾斜表 面226a並非出現在具有導線220a、220b的晶圓內圍216, 而是出現在沒有導線的晶圓外緣218。換句話說,晶圓 內圍216包括導線220a ' 220b上方的介電層相當平坦, 其高度是一致的,不會有習知靠近外緣的導線上方介電 層突起的情事發生。 9 (請先閲讀背面之注意事項再填寫本頁) 訂 本紙張尺度適用中國國家標準(CNS ) A4規格(210Χ297公釐) 經濟部中央橾準局員工消費合作社印装 411515 430<3twf.doc/00S 五、發明説明($ ) 請參照第2H圖,於介電層222上形成圖案化的光阻 層228。其作法是先於介電層222上形成未圖案化的光 阻層(未顯示),再實施微影法,也就是進行曝光與顯影 等製程,將此光阻層圖案化,形成窗口 230a與窗口 230b v 因爲導線220a、220b上方的介電層222高度相當,使其 上方的光阻層228均落在DOF範圍內(即由中間的最佳焦 距BF到兩側AF),可曝出所要的窗口 230a與窗口 230b。 請參照第21圖,以圖案化的光阻層(第2F圖中之228) 爲罩幕,蝕刻介電層222,以於介電層222中形成開口 232a 與開口 232b。這些開口 232a、232b可以是介層窗開口, 或者是接觸窗開口,並不影響本發明之精神。 請參照第2J圖,以這些開口 232a、232b係介層窗開 口爲例,形成一導體層234覆蓋包含開口 232a、232b的 整個晶圓。特別注意的是,這種尙未圖案化的導體層234 與第2A圖中的導體層212情況類似,可對其實施本發明 以去除晶圓外緣218的導體層234。換句話說,去除晶圓 外緣導體層的作法並非僅限定於去除一層,去除兩層以上 的導體層亦是容許的,並不影響本發明之精神。以多重金 屬內連線製程爲例,這種去除多層的作法可以是在奇數 層,也就是第一、三、五等金屬層中實施,或者選擇其中 的幾層來實施。 除此之外,製作第2D圖中之光阻圖案214a所需的曝 光製程,也可以光罩215來進行,如第3圖所繪示,其中 的箭頭係指第三曝光光源217c。 A7 (請先閱讀背面之注意事項再填寫本頁)
、1T 本紙張尺度適用中國國家標準(CNS > Α4規格(2!〇X297公釐〉 經濟部十央標準局貝工消费合作杜印装 411515 A7 4304twftdoc/008 gy 五、發明説明(q) ] 特別要說明的是,無論用哪一種方式來實施,其目的 都是要使晶圓外緣的介電層能低於晶圓內圍介電層,或者 使兩者的落差縮小到微影誤差所能容許的範圍內。更淸楚 地說,只要去除任一層或一層以上晶圓外緣的導體層,以 降低晶圓外緣介電層的高度,都可以減少於製作晶圓內圍 光阻圖案時,容易發生的微影失誤。 更要注意的是,習知每片晶圓的內圍中,因爲這種微 影失誤所造成的晶粒損失高達約15%。換句話說,在實施 本發明之後,晶圓的產能最大可提高約兩成左右。 由上述本發明較佳實施例可知,應用本發明至少具有 優點如下: 本發明在定義有效晶粒的導線之時,去除晶圓外緣的 導體層,也就是去除具有無效晶粒區域的導體層。這將 使得形成在晶圓內圍包括導線的上方的介電層高度一 致,不發生習知靠近外緣的導線上方介電層大幅突起的 情事。這種作法有利於使整個後續形成在介電層上的光 阻層均落在DOF範圍內,或者在微影誤差的容許上限之 內,以曝出所要的窗口,以及製出後續所需的金屬層,而 完成精確的圖案轉移。 雖然本發明已以較佳實施例揭露如上,然其並非用以 限定本發明,任何熟習此技藝者,在不脫離本發明之精神 和範圍內,當可作各種之更動與潤飾。因此本發明之保護 範圍當視後附之申請專利範園所界定者爲準。 本纸張尺度適用中國國家標準(CMS > A4規格(2I0X297公釐) (請先閲讀背面之注意事項再填寫本頁) 訂
Claims (1)
- 經濟部中央標準局負工消費合作社印装 411515 gg C8 4304twr.doc/00i D8 六、申請專利範圍 1. 一種改善化學機械硏磨後因圖案密度差異造成微影 失誤的方法,應用於一晶圓,該晶圓包括內圍與外緣,該 改善化學機械硏磨後因圖案密度差異造成微影失誤的方法 包括: 於該晶圓上依序形成一導體層與一光阻層; 利用一光罩進行該晶圓內圍之該光阻層的一第一曝光 步驟; 進行該光阻層的一第二曝光步驟,以將該晶圓外緣之 該光阻層曝光; 進行該光阻層的一顯影製程,以形成一光阻圖案; 以該光阻圖案爲一蝕刻罩幕,蝕刻該導體層,以彤成 一導線並去除該晶圓外緣之該導體層; 於該晶圓上形成一介電層;以及 進行該介電層之一微影蝕刻製程,以於該晶圓內圍的 該介電層中形成一開口。 2. 如申請專利範圍第1項所述之改善化學機械硏磨後 因圖案密度差異造成微影失誤的方法,其中該導體層包括 金屬層。 3. 如申請專利範圍第1項所述之改善化學機械硏磨後 因圖案密度差異造成微影失誤的方法,其中該導體層包括 複晶砂層。 4. 如申請專利範圍第1項所述之改善化學機械硏磨後 因圖案密度差異造成微影失誤的方法,其中該第二曝光步 驟可不使用光罩來進行。 (請先閱讀背面之注意事項再填寫本頁) ^ -β 峽! 本紙張尺度逍用中國國家橾準(CNS ) Α4規格(210Χ297公釐) ABCD 411515 4304twf.doc/008 六、申請專利範圍 5. 如申請專利範圍第1項所述之改善化學機械硏磨後 因圖案密度差異造成微影失誤的方法,其中該第二曝光步 驟可用一空白光罩進行。 6. 如申請專利範圍第1項所述之改善化學機械硏磨後 因圖案密度差異造成微影失誤的方法,其中該第二曝光步 驟可用該光罩來進行。 ----------------1T------^ f (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標隼局男工消費合作社印製 13 本紙張尺度適用中國國家標準(CNS ) A4規格(210X29?公釐)
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW088103923A TW411515B (en) | 1999-03-15 | 1999-03-15 | Method for alleviating photolithography error caused by difference of pattern density after chemical mechanical polishing |
US09/293,420 US6218294B1 (en) | 1999-03-15 | 1999-04-16 | Method of manufacturing interconnect |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW088103923A TW411515B (en) | 1999-03-15 | 1999-03-15 | Method for alleviating photolithography error caused by difference of pattern density after chemical mechanical polishing |
Publications (1)
Publication Number | Publication Date |
---|---|
TW411515B true TW411515B (en) | 2000-11-11 |
Family
ID=21639945
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW088103923A TW411515B (en) | 1999-03-15 | 1999-03-15 | Method for alleviating photolithography error caused by difference of pattern density after chemical mechanical polishing |
Country Status (2)
Country | Link |
---|---|
US (1) | US6218294B1 (zh) |
TW (1) | TW411515B (zh) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100343286B1 (ko) * | 1999-11-05 | 2002-07-15 | 윤종용 | 웨이퍼 가장자리의 결함 요인 처리 방법 |
US7670938B2 (en) * | 2006-05-02 | 2010-03-02 | GlobalFoundries, Inc. | Methods of forming contact openings |
CN111029297B (zh) * | 2019-12-10 | 2022-09-23 | 上海华力微电子有限公司 | 半导体器件的形成方法 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4746621A (en) * | 1986-12-05 | 1988-05-24 | Cornell Research Foundation, Inc. | Planar tungsten interconnect |
US5166771A (en) * | 1990-01-12 | 1992-11-24 | Paradigm Technology, Inc. | Self-aligning contact and interconnect structure |
US5416349A (en) * | 1993-12-16 | 1995-05-16 | National Semiconductor Corporation | Increased-density flash EPROM that requires less area to form the metal bit line-to-drain contacts |
US6004887A (en) * | 1994-09-01 | 1999-12-21 | Kabushiki Kaisha Toshiba | Semiconductor device with improved adhesion between titanium-based metal wiring layer and insulation film |
US5534462A (en) * | 1995-02-24 | 1996-07-09 | Motorola, Inc. | Method for forming a plug and semiconductor device having the same |
TW368719B (en) * | 1996-06-29 | 1999-09-01 | Winbond Electronics Corp | Manufacturing method for via |
-
1999
- 1999-03-15 TW TW088103923A patent/TW411515B/zh not_active IP Right Cessation
- 1999-04-16 US US09/293,420 patent/US6218294B1/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US6218294B1 (en) | 2001-04-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TW396510B (en) | Shallow trench isolation formed by chemical mechanical polishing | |
US9581900B2 (en) | Self aligned patterning with multiple resist layers | |
JP4757909B2 (ja) | フラッシュメモリ装置のポリシリコン−1を規定する方法 | |
TW408432B (en) | The manufacture method of shallow trench isolation | |
JP2001274063A (ja) | 半導体装置の製造方法 | |
JP5373635B2 (ja) | 半導体装置の製造方法 | |
TW410390B (en) | Improvement of photolithography error after chemical mechanical polishing | |
TW411515B (en) | Method for alleviating photolithography error caused by difference of pattern density after chemical mechanical polishing | |
TW436961B (en) | Method for forming the dielectric layer of an alignment marker area | |
TW312813B (en) | Planarization method of film layer in semiconductor device | |
TW410391B (en) | Alignment mark structure and method for reproducing the alignment mark | |
TW381320B (en) | Method for improving the alignment of semiconductor processes | |
US7087533B2 (en) | Method for fabricating semiconductor device | |
KR19990031075A (ko) | 반도체 장치의 콘택홀 형성 방법 | |
TW499712B (en) | Method for fabricating integrated circuit device | |
TW411500B (en) | Exposure of wafer fringe by 2-step photolithography | |
KR100513366B1 (ko) | 반도체소자의 제조방법 | |
KR100507362B1 (ko) | 반도체소자의 제조방법 | |
KR100431527B1 (ko) | 반도체 웨이퍼 최외각 영역에 더미패턴을 포함하는반도체장치의 형성방법 | |
TW466678B (en) | Manufacturing method of alignment mark structure | |
TW405184B (en) | Method for producing a contact hole having a step-shaped cross-sectional profile and dual damascene process | |
KR100546168B1 (ko) | 반도체소자의 제조방법 | |
TW425666B (en) | Manufacturing method for borderless via on semiconductor device | |
TW434679B (en) | Process for exactly transferring latent images in photo-resist layer non-uniform in thickness in fabrication of semiconductor integrated circuit device | |
KR100333542B1 (ko) | 반도체소자의콘택플러그형성방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
GD4A | Issue of patent certificate for granted invention patent | ||
MM4A | Annulment or lapse of patent due to non-payment of fees |