TW406378B - The structure of read-only memory (ROM) and its manufacture method - Google Patents

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經濟部中央標隼局員工消費合作社印聚 2384twf.doc/0 <406378 A7 _____ B7___ 五、發明説明（/ ) 本發明是有關於一種半導體元件的製造方法，且特別是 有關於一種快閃記憶結構（Flash Memory Cell)的製造方 法。 唯讀記憶體（Read Only Memory, ROM)爲一種非揮發性 記憶體（Non-Volatile Memory)，所存入的記憶或數據不會 因爲電源供應的中斷而消失。可抹除可程式唯讀記憶體 (Erasable Programmable ROM，ERP0M)則是將唯讀記憶體 的應用推廣到可以進行資料的刪除與重新寫入，但_是刪除 的動作需要用到紫外線，因此EPROM的包裝成本較高。此 外’ EPROM進行資料刪除時’會把所有儲存於EpR0M的程式 或數據全部淸除，這使得每次做資料修改時，需重新來過， 相當耗時。 另一種可以讓資料局部修改的可電除且可程式唯讀記 憶體(Electrical ly Erasable Programmable ROM, EEPR0M) 則無此項缺點，在進行資料淸除與重新輸入時，可以”一個 位元一個位元”（Bit By Bit)的做，資料可以進行多次的存 入、讀出、與淸除等動作。近年來已開發出存取速度較快 的電器抹除式可程式唯讀記憶體，其存取速度約在 70ns~80ns之間，美國英代爾（Intel)公司稱之爲，，快閃記憶 體”（Flash Memory);快閃記憶體的結構與EEPR0M相同， 只是進行記憶淸除的工作時，是以”一塊接著一塊”（Block By Block)的方式進行，速度非常的快，約1到2秒之間即 可完成記憶淸除的工作，用以節省時間及製造上的成本。 請參照第la圖，其繪示爲習知的一種快閃記憶體之電 3 本紙張尺度速用中國國家橾準（CNS M4規格（2丨0x297公着） ~ '

In I I l ~ 裝 訂— —I 線 - - (請先閲讀背面之注意事項再填寫本頁) 2384twf.doc/0 0屢 Q6378 B 7 2384twf.doc/0 0屢 Q6378 B 7 經濟部中央標準局員工消費合作社印製 五、發明説明（2 ) 晶體記憶單元結構俯視圖。S表示其源極區，D表示其集極 區，其單元配置（Cell Layout)大約16個記憶單元接一個 接觸窗出來，而第lb圖爲根據第1圖中AA’虛線所取的剖 面示意圖。其記憶單元主要由一浮置電晶體構成，包括兩 層結構，其一爲以多晶矽所製作的用來儲存電荷的浮置閘 (Floating Gate)10，以及用來控制資料存取的控制閘 (Control Gate) 12 ;另外還有隧穿氧化層（Tunnel Oxide)、 汲極區16、源極區18以及深摻雜源極區.20。浮置閘位於 控制閘下方，其通常處於”浮置”的狀態，沒有和任何線路 相接，而控制閘通常與字元線相接。 浮置電晶體的工作原理係利用通道熱電子（C h a η n e 1 Hot Electron)，當儲存數據資料時，在半導體基底22上 的汲極區16加上一電壓，且在控制閘極12上加上一高於 汲極區16的電壓，使熱電子從源極區18流出後，在靠近 汲極區16附近穿過隧穿氧化層14，注入並陷於浮置閘極 10內，提高了此浮置電晶體的臨限電壓（Threshold Voltage)，達到儲存數據資料的目的。當要抹除記憶資料 時，在源極區18施以適當的正電壓，使陷於浮置閘極 內的電子，再度隧穿過隧穿氧化層14而脫離出來，使記憶 資料淸除，該浮置閘電晶體回復資料儲存前的狀態。 第2a圖與第2b圖，其繪示爲習知的一種快閃記億體之 製造流程繪示圖。首先，請參照第2a圖’提供半導體基底 100，於其上形成薄的隧穿氧化層120，其形成方式爲熱氧 化法，形成的厚度通常在1〇〇人以下。險穿氧化層的性 4 本紙張尺度適用中國國家標準（CNS ) A4规格（210'乂297公嫠） I I I— r I i I 訂 I I I 線 . -(請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局貝工消費合作社印製 2 3 8 4 t w f . do c / 0 0 6 406S78 B7 五、發明説明（3) 質爲具有高介電常數、低氧化層電荷，以及高的崩潰電壓。 接著，在隧穿氧化層120上沈積第一多晶矽層140,並定義 圖案用以形成浮置閘。且在第一多晶矽層140上形成介電 層160 ’例如氧化矽/氮化矽/氧化矽（0N0)之多層結構。然 後，在介電層160上沈積第二多晶矽層180,並定義圖案用 以形成控制閘，即形成快閃記憶體之堆疊閘極的結構。 接著，請參照第2b圖，在半導體基底1〇〇上進行離子 植入法（Ion Implant at ion)，例如植入N型的砷離子（As)。 在堆疊閘極200兩側之半導體基底1〇〇中形成濃摻雜區 (Heavily Doped Region)，包括源/汲極區220，完成習知 的快閃記憶體之結構。 習知的快閃記憶體在定義第一多晶矽層形成浮置閘 極，以及定義第二多晶矽層形成控制閘極時，由於半導體 基底的源/汲極區上並沒有蝕刻阻擋層，因此在去除第一多 晶矽層與第二多晶矽層時，容易蝕刻過度而在源/汲極區中 形成溝渠。習知利用一些技術解決上述之問題，利用製程 控制溝渠的深度，但此種製程較不穩定，很難準確的控制 溝渠的深度，而且會限制源/汲極區接合的深度；以罩幕定 義並植入砷離子於溝渠形成的位置，使其長出足夠厚的蝕 刻阻擋層，此方法需要增加罩幕，會增加製程的複雜性； 而利用浮置閘作爲罩幕層進行砷離子植入，以使其長出足 夠厚的蝕刻阻擋層的方法，因爲浮置閘側壁的厚氧化層存 在，會使浮置閘與控制閘有較低的耦合率（Coupling Rate)。 5 本紙張尺度適用中國國家標準（CNS )、A4規格（210X297公釐） 0¾ (請先閲讀背面之注項再填寫本頁) t T " 2384twf.doc/006 406378 A7 B7 經濟部中央標隼局貝工消費合作社印裝 五、發明説明（4 ) 因此’本發明的主要目的就是在，提供一種唯讀記憶體 的結構’提供間隙壁於浮置閘之側壁，使其在後續進行氧 化反應形成蝕刻阻擋層時，不會與浮置閘側面進行反應， 因此在得到防止溝渠形成的蝕刻阻擋層時，不會降低控制 閘與浮置閘的耦合率，同時也兼顧到資料保存的考量。 本發明的另一主要目的就是在，提供一種唯讀記憶體之 製造方法，在不影響耦合率及資料儲存，且不增加光罩數 目的情形下，得到唯讀記憶體，使其具有沒有溝渠~的埋入 式（Buried)源/汲極區。 根據本發明的上述及其他目的，提出一種唯讀記憶體的 結構與製造方法，其結構與製造方法之簡述如下：在已設 有場氧化層的半導體基底上，依序形成隧穿氧化層、第一 多晶砂層、底面氧化層（Bottom oxide)，以及第一氮化砂 層。罩幕定義，形成由第一多晶矽層組成的浮置閘，接著 進行離子植入，在半導體基底中摻入摻質。之後，形成頂 端氧化層與第二氮化矽層，對第二氮化矽層進行回蝕，使 在浮置閘之側壁形成間隙壁。接著，進行氧化反應，使基 底具摻質的部份反應形成足夠厚的蝕刻阻擋層，並在間隙 壁之表面形成氮氧化矽層，再進行回火步驟，使形成的氧 化層變得緻密。之後，形成第二多晶矽層’進行定義並蝕 刻，使其形成控制閘，之後再進行記億單元的源/汲極區的 摻雜步驟。 爲讓本發明之上述目的、特徵、和優點能更明顯易懂， 下文特舉一較佳實施例，並配合所附圖式’作詳細說明如 本紙張尺度適用中國闺家標準（ CNS )/4規格（210X297公釐） -------- I裝------訂------線 m (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 2384twf. doc/ 006 A7 __406378 B7 五、發明説明（<) 下： 圖式之簡單說明： 第la圖繪示爲習知的一種快閃記憶體之電晶體記憶單 元結構俯視圖； 第lb圖繪示爲根據第la圖中AA’虛線所取的剖面示意 tsr · 圖， 第2a圖與第2b圖繪示爲習知的一種快閃記憶體之製 造流程繪7K圖； 第3圖繪示爲依照本發明一較佳實施例，一種快閃記憶 體之結構俯視圖； 第4a圖至第4f圖繪示係依照本發明一較佳實施例，一 種快閃記憶體之製造流程繪示圖； 第4f圖繪示爲第3圖線段AA’所取的剖面示意圖； 第4g圖繪示爲第3圖線段BB’所取的剖面示意圖；以 及 第4h圖繪示爲第3圖線段CC’所取的剖面示意圖。 圖式標記說明： S . 18 源極區 D.16 汲極區 20 深摻雜源極區 10.32’ 浮置閘 11.160 介電層 12.39 控制閘 14.120.31 隧穿氧化層 7 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）

V 111 I 訂.4. (請先聞讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 2384twf. doc/ 006 ^7 —__406378 b7 五、發明説明（6 ) 22. 100.30 半導體基底 140 .32第一多晶砍層 180 第二多晶矽層 200 堆疊閘極 220 源/汲極區 33. 33’ 底面氧化層 34. 34’第一氮化砂層 35 摻雜區 36 頂端氧化層 37 第二氮化矽層 37, 間隙壁 35, 蝕刻阻擋層 38 氮氧化砂層 40 實施例 場氧化層 第3圖，其繪示爲依照本發明一較佳實施例，一種快閃 記憶體之結構俯視圖，其中正斜線的浮置閘與反斜線代表 的控制閘互相垂直，浮置閘與控制閘重疊的區域，代表一 個記憶格。並請參照第4a圖至第4h圓，其中第4f圖爲第 3圖之快閃記憶體線段AA’的結構剖面示意圖，第4g圖爲 第3圖之快閃記憶體線段BB’的結構剖面示意圖，第4h圖 爲第3圖之快閃記憶體線段CC’的結構剖面示意圖，而第4a 圖至第4f圖則說明本發明一較佳實施例中，一種快閃記憶 體之製造流程繪示圖。 8 本紙張尺度適用中國國家標準（CNS )、八4規格（2丨0乂297公釐） I I 4 訂 線 (請先閲讀背面之注意事項再填寫本頁) ， A7 B7 2 3 8 4 twf. doc/〇 〇 6 406378 五、發明説明（q ) 首先’請參照第4a圖並配合第3圖，進行快閃記憶體 的製造’提供一半導體基底30，例如一矽基底，於基底30 上已設有隔離元件的場氧化層，或是淺溝渠隔離區（未顯 示）。在此半導體基底30上依序形成隧穿氧化層31、第一 多晶矽層32、底面氧化層（Bottom oxide)33，以及第一氮 化砂層34 ;其中，隧穿氧化層31的形成方式比如爲熱氧化 法’形成的厚度約爲100A以下，甚至薄到約只有50A左 右，而第一氮化矽層34的形成方法比如：低壓化學氣相沈 積法，或電漿化學氣相沈積法。 接著，請參照第4b圖並配合第3圖，進行罩幕定義， 去除部份的氮化矽層34、底面氧化層33與第一多晶矽層 32，暴露出隧穿氧化層31，形成由第一多晶矽層構成的浮 置閘32’ ；再進行離子的植入步驟，例如將砷離子植入半導 體基底中，使位於浮置閘32’間與隧穿氧化層31下方的半 導體基底30中形成摻雜區域35。 之後，請參照第4c圖並配合第3圖，將一層頂端氧化 層36覆蓋在第4b圖所示的結構上，形成方式比如以化學 氣相沈積法沈積而成；再形成一層第二氮化矽層37於頂端 氧化層36上，其形成方式比如低壓化學氣相沈積法，或電 漿化學氣相沈積法。 接著，請參照第4d圖並配合第3圖’對第二氮化矽層 37進行蝕刻，形成間隙壁37’於頂端氧化層36之側壁’並 暴露出部份的頂端氧化層36上方表面’蝕刻的方式比如回 蝕法。 --^------1^------1T------^ (請先閲讀背面之注意事項再填寫本頁) ‘ 經濟部中央標準局員工消費合作杜印製 本紙張尺度適用中國國家標準（CNS .)/4規格（210X297公釐） 2384twf.doc/OO6^Q0^|^g A 7 經濟部中央標準局貝工消費合作社印製 五、發明説明（δ ) 之後，請參照第4e圖並配合第3圖，進行熱氧化反應， 使具有離子的摻雜區域35形成具摻雜的氧化區35’，氧化 時反應會在兩處進行，一爲半導體基底30中離子植入的摻 雜區域35，一爲由氮化矽組成的間隙壁37’，其中氮化砂 間隙壁37’提供了一個保護作用，在浮置閘32’之側壁不會 形成過厚的氧化層，可以維持浮置閘與控制閘的耦合率； 此時，氮化矽間隙壁37’有部份會與氧反應，而在間隙壁 37’的外面覆蓋上一薄層的氮氧化矽層38;另一爲進>?回火 (anneal)的步驟，使作爲介電層的氧化物變得較緻密，介 電層係由位於浮置閘32’上方的底面氧化層33’、第一氮化 矽層34’與頂端氧化層36組合而成；然後，形成第二多晶 矽層於回火後的半導體基底上（未顯示），對第二多晶矽層 進行定義並蝕刻之，使其形成控制閘39，如第4h圖所示之 結構，其中半導體基底30上具有場氧化層40。之後再對半 導體基底30進行離子植入的步驟，以在半導體基底30中 形成源/汲極區（S/D)。 於第4f圖中，第二多晶矽層會在後續的蝕刻步驟中被 去除掉，而在氧化步驟中形成具摻雜的氧化區35’係用以作 爲一蝕刻阻擋層，防止在蝕刻第二多晶矽層時進一步的蝕 刻基底形成溝渠。此外，在第4g圖中，可看到在半導體基 底30中具有摻雜的源/汲極區（S/D)，以及組合成快閃記憶 體的浮置閘32’、介電層（包括底面氧化層33、第一氮化砂 層34與頂端氧化層36)以及控制閘39。 習知製程中亦有在基底中摻雜離子，使其氧化長出足夠 10 --^------- 裝------訂------^ (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） v 2384twf. doc/006 406378 kl B7 經濟部中央標準局貝工消費合作社印製 五、發明説明（7 ) 厚度的蝕刻氧化層，藉以解決溝渠形成的問題，以光罩定 義並進行離子植入步驟，必須增加光罩的數目，會增加製 成的步驟及複雜性，並增加製作的成本；亦有利用浮置閘 作爲罩幕直接進行離子植入步驟，以減少光罩使用的數 目，但在基底上形成氧化物的蝕刻阻擋層時，同時會在浮 置閘側壁形成厚的氧化層，如此會降低浮置閘與控制閘的 耦合率；習知的製成無法同時解決上述的問題。 因此，本發明的特徵是提出一種唯讀記憶體的製造方 法，在不影響浮置閘與控制閘的耦合率以及資料儲存，且 不增加光幕的情況下，解決習知製程中在基底上產生溝渠 的問題。 本發明的另一特徵是提出一種唯讀記憶體的製造方 法，利用氮化矽形成的間隙壁對半導體基底進行離子的摻 雜，再進行氧化反應使其形成足夠厚的蝕刻阻擋層，以在 後續的蝕刻中保護基底不形成溝渠。 雖然本發明已以一較佳實施例揭露如上，然其並非用以 限定本發明，任何熟習此技藝者，在不脫離本發明之精神 和範圍內，當可作各種之更動與潤飾，因此本發明之保護 範圍當視後附之申請專利範圍所界定者爲準。 本紙張尺度適用中國國家標準（CNS > A4規格（210X297公釐） v --^------- 装------1T------^ (請先閱讀背面之注意事項再填寫本頁)

Claims (1)

1. 經濟部中央標準局貝工消費合作社印製 A8 2 3 8 4 twf . doc/Ο Ο 6 _ Λ Β8 406378 C8 申請專利範圍 1. 一種唯讀記憶體的結構，係形成於已設有至少一場氧 化層之一半導體基底上，該結構包括： 一隧穿氧化層，形成於該半導體基底上； 一浮置閘，形成於該隧穿氧化層上； 一介電層，形成於該浮置閘上； 一間隙壁，形成於該浮置閘之側壁； 一蝕刻阻擋層於該半導體基底中，係在該半導體基底中 進行離子植入，並進行氧化而形成； 一控制閘形成於該介電層上；以及 複數個源/汲極區形成於該半導體基底中。 2. 如申請專利範圍第1項所述之結構，其中該介電層更 進一步包括： 一底面氧化層形成於該浮置閘上； 一氮化矽層形成於該底面氧化層上；以及 一頂端氧化層形成於該氮化矽層上及該浮置閘之側 壁。 3. 如申請專利範圍第1項所述之結構，其中該間隙壁係 由氮化矽組成。 4. 一種唯讀記憶體的製造方法，該方法包括下列步 提供一半導體基底，其上已設有一場氧化層、一隧穿氧 化層、一第一多晶矽層、一底面氧化層以及一第一氮化矽 進行微影蝕刻，去除部份該第一氮化矽層、該底面氧化 12 I n ϋ 11 τ— I 絮 111 111、17·^ 11 絲 1 (請先閲讀背面之注意事項再填寫本頁) ， 太紙張尺膚通用中國國家檍車f CNS、）A4规格（210X297公螫） 經濟部中央梯準局負工消費合作社印装 A8 2384twf.doc/00|〇6378 Μ D8 六、申請專利範圍 層、該第一多晶矽層，暴露出部份的該隧穿氧化層，以使 該第一多晶砂層形成一浮置蘭； 進行離子植入，以透過該隧穿氧化層暴露出的部份，於 該半導體基底中形成一摻雜區； 形成一頂端氧化層於該隧穿氧化層與該第一氮化矽層 上； 形成一間隙壁於該浮置閘之側壁； 氧化該摻雜區，使該摻雜區反應形成一蝕刻阻擋層； 形成一控制閘於該浮置閘上方之該頂端氧化層上；以及 進行離子植入，以在該半導體基底中形成複數個源/汲 極區。 5. 如申請專利範圍第4項所述之方法，其中進行離子植 入，以形成該摻雜區的步驟係在半導體基底中摻雜砷離 子。 6. 如申請專利範圍第4項所述之方法’其中該底面氧化 層、該第一氮化矽層與該頂端氧化層係組合形成介於該浮 置閘與該控制閘間的一介電層。 7. 如申請專利範圍第4項所述之方法，其中形成該間隙 壁的步驟包括下列步驟： 形成一第二氮化矽層於頂端氧化層上；以及 去除部份該第二氮化矽層，以在該浮置閘之側壁形成該 間隙壁。 8. 如申請專利範圍第7項所述之方法，其中去除部份該 第一氮化砂層的方法爲回触法。 13 i紙張尺燴抽用中國國家構隹< CNS、）八4規姑_ i t------IT------ά I (請先閲讀背面之注意事項再填寫本頁) * 2384twf.doc 働37 8 A8 B8 C8 D8 經濟部中央標準局貝工消費合作社印装 六、申請專利範圍 9. 如申請專利範圍第4項所述之方法，其中氧化該摻雜 區，使該摻雜區反應形成一蝕刻阻擋層的步驟，包括在間 隙壁表面氧化形成一氮氧化矽層。 10. 如申請專利範圍第4項所述之方法，其中更進一步 的在氧化反應後進行一道回火的步驟，藉以使得形成之該 蝕刻阻擋層更加緻密。 11. 如申請專利範圍第4項所述之方法，其中該控制閘 的形成方式包括下列步驟： 形成一第二多晶矽層覆蓋於該半導體基底上；以及 定義並蝕刻該第二多晶矽層，以形成該控制閘。 12. —種唯讀記憶體之製造方法，該方法包括下列步 驟： 提供一半導體基底，其上已設有一場氧化層、一隧穿氧 化層、一第一多晶砂層、一底面氧化層以及一第一氮化砂 層； 進行微影蝕刻，去除部份該第一氮化矽層、該底面氧化 層、該第一多晶矽層，暴露出部份的該隧穿氧化層，以使 該第一多晶矽層形成一浮置閘； 進行離子植入，以透過該隧穿氧化層暴露出的部份’於 該半導體基底中形成一摻雜區； 形成一頂端氧化層於該隧穿氧化層與該第一氮化矽層 上； · 形成一第二氮化矽層於該頂端氧化層上； 去除部份該第二氮化矽層，以形成一間隙壁於該浮置閘 14 本紙張尺度逋用中菌國家揉隼（CNS、）A4说格（210X297公修） I ϋ I I— I I I I I 、17I 線 - ' (請先閱讀背面之注意事項再填寫本頁) · 經濟部中央揉率局貝工消費合作社印装 d〇_78 六、申請專利範圍 之側壁； 氧化該摻雜區，使該摻雜區反應形成一蝕刻阻擋層，同 時於間隙壁表面形成一氮氧化矽層； 形成一第二多晶矽層於該頂端氧化層、該氮氧化矽層、 與該蝕刻阻擋層上； 進行微影蝕刻，去除部份該第二多晶矽層，以形成一控 制閘於該頂端氧化層上；以及 進行離子植入，以在該半導體基底中形成複數個源/汲 極區。 13.如申請專利範圍第12項所述之方法，其中該摻雜區 係植入砷離子形成。 H.如申請專利範圍第12項所述之方法，其中去除部分 該第二氮化矽層的步驟係以回蝕法進行。 15.如申請專利範圍第12項所述之方法，其中該底面氧 化層、該第一氮化矽層與該頂端氧化層係組合形成位於該 浮置閘與該控制閘間的一介電層。 ---„------—裝------訂------.%. (請先Μ讀背面之注$項再填寫本頁) 本紙張尺度逍用中國國家揉準（CNS 规格（210X297公釐）