TW405265B - Flash memory structure and its manufacture method - Google Patents

Description

3982twf.doc/OOK 〇265 A7 B7 經濟部中央標準局員工消费合作社印製 五、發明説明（f ) 本發明是有關於一種快閃記憶體（flash memory)結構 與其製造方法，且特別是有關於一種NAND型快閃記憶體 結構與其製造方法，其可以提供更高密度的記憶單元陣 列。 一般傳統的快閃記憶體結構，其特徵在於閘極包括兩 層的結構，其一爲以複晶砂(poly-silicon)所製作用來儲存 電荷的浮置閘（floating gate)，通常處於”浮置”的狀態，沒 有和任何線路相連接。而在浮置閘上則有用來控制資料存 取的控制閘（control gate)。其中，以NAND型快閃記億體 爲例，每個快閃記憶體的控制閘都連接至字元線（W/L)， 而每個快閃記憶體的源極/汲極區則串連在一起，連接至位 元線（B/L)。快閃記憶體可以提供較快的編程或抹除動作， 是目前極受歡迎的一種可抹除且可編程唯讀記憶體結構 (Erasable Programmable Read-Only Memory ； EPROM) ° — 般來說，快閃記憶體的讀寫動作(read/write manner)是利用 在浮置閘和摻雜區之間產生的F-N穿隧效應（Fowler-Nordheim tunneling)來進行，其速度之快慢決定於浮置閘 和摻雜區之間電子的傳遞速度。 目前在半導體製程上，需要製作出極小（minimized size)尺寸的快閃記憶體，也就是說：快閃記憶體的分佈需 要具有極高之密度，才可以符合製程的需要。但是在此種 情形下，若要符合設計準則（design rule)，快閃記憶體的尺 寸縮小的程度非常有限。此外，位於浮置閘與基底之間的 穿隧氧化層(tunneling oxide)，其製作又非常困難，一方面 3 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注項再本頁) 訂 綉 經濟部中央橾準局員工消費合作社印製

3982tw l.doc/OOS ------ 五、發明説明（>) 其厚度需要非常薄；尤其是，對準步驟的進行亦不容易， 需要非常準確地配合淺渠溝隔離結構（Shallow Trench Isolation; STI)的製程，免得造成元件與基底之間不必要 的短路與漏電現象。 有鑑於此，本發明的主要目的就是在提供一種快閃記 憶體結構與其製造方法，其穿隧氧化層的製作，可以利用 自動對準的方法（self-aligned method)，並配合淺渠溝隔離 結構（STI)的製程步驟，形成較習知精確的快閃記憶體結 構，且適用於高密度的記憶單元陣列中。 爲達成上述之目的，本發明提出一種快閃記憶體結 構’其結構包括：一半導體基底，其中已形成有一淺溝渠 隔離結構；一穿隧氧化層，設於半導體基底上，其以自動 對準法形成；一閘極氧化層，設於半導體基底上，其與穿 隧氧化層鄰接，且位於穿隧氧化層與淺溝渠隔離結構之 間；一浮置閘，設於穿隧氧化層與閘極氧化層上；一介電 層’設於浮置閘與淺溝渠隔離結構上；以及一控制閘，設 於介電層上。 爲達成上述之目的，本發明提出一種快閃記憶體的製 造方法，包括下列步驟：首先，提供一半導體基底，在其 上依序形成墊氧化層與第一絕緣層。然後，進行微影與蝕 刻步驟，定義主動區域的圖案，暴露出墊氧化層。且以第 一絕緣層爲罩幕，蝕刻墊氧化層與半導體基底，在半導體 基底中形成一溝渠。接著’在溝渠中，塡入第二絕緣層， 形成插塞結構，用以作淺溝渠隔離結構，且此插塞結構的 4 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ' " ' (請先閲讀背面之注意事項再填寫本頁) 訂 铲 經濟部中央橾準局貝工消費合作社印製 398 2 twf. doc/0 OX ^ ---I Λ1\^265 B7 ___ 五、發明説明（，） — 表面與第一絕緣層的表面約同高。然後，去除第一絕緣層 與墊氧化層’使得插塞結構的表面凸出於半導體基底上。 再形成閘極氧化層，於半導體基底上。且在插塞結構凸出 於半導體基底的側壁上，形成間隙壁。接著，以間隙壁爲 罩幕’蝕刻去除未被間隙壁覆蓋的閘極氧化層，此時部分 的插塞結構也會被去除，使得插塞結構的表面下降一些。 然後’進行熱氧化法，以間隙壁與插塞結構爲罩幕，在暴 露出的半導體基底上，自動對準形成一穿遂氧化層，之後 再去除間隙壁。接著，在穿遂氧化層、閘極氧化層和部分 插塞結構上，形成浮置閘。並在浮置閘和露出的插塞結構 上，依序形成介電層與控制閘，於是完成本發明的快閃記 憶體結構。 爲讓本發明之上述和其他目的、特徵、和優點能更明 顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細 說明如下： 圖式之簡單說明： 第1圖，其所繪示的是根據本發明之一較佳實施例’ 一種NAND型快閃記憶體結構俯視示意圖；以及 第2A圖到第2H圖’其所繪示的是根據本發明之一較 佳實施例，一種快閃記憶體結構製造流程的剖面示意圖。 其中，各圖示之標號所代表的元件結構如下： 10 :快閃記億體 12,38:浮置閘 14,42 :控制閘 5 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再壤寫本覓) 訂 A7 405265 b7_ 五、發明説明（(/ ) 】6 :位元線 20 :半導體基底 22 :墊氧化層 22a :聞極氧化層 24 :氮化矽層 2 6 :光阻層 28 :溝渠 3〇 :襯氧化層 32 :氧化插塞 33 :氧化插塞凸出於半導體基底的側壁 34 :間隙壁 36 :穿隧氧化層 40 :介電層 '實施例 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再^¾本頁) 本發明的特徵在於，針對NAND型快閃記憶體結構， 提供一改進穿隧氧化層的製作方法，利用自動對準的方 式，並配合淺渠溝隔離結構（STI)的製程。可以形成對準步 驟較習知精確以及耦合率（coupling efficiency)較習知高 的快閃記憶體結構，且製作出較高密度的記憶單元陣列。 請參照第1圖，其所繪示的是根據本發明之一較佳實 施例，一種NAND型快閃記憶體10的俯視示意圖。其中， 在半導體基底上有浮置閘12(或稱爲poly 1)。然後，在浮 置閘16上又覆蓋有平行排列的控制閘14(或稱爲poly 2)， 用以作字元線（W/L)，其通常爲長條型的形狀。以及在與 6 本紙張尺度適用中國國家標準（CNS )八4蜾格（210X297公釐） 3 9 82tvvi'.doc/008 405265 五、發明説明U ) 控制閘14垂直的方向，還有位元線16，其亦爲長條型的 形狀。此位元線16係串聯每個快閃記億體10的源極/汲 極區（未顯示）。 請參照第2A圖到第2H圖，其所繪示的是根據本發明 之一較佳實施例，一種快閃記憶體結構製造流程的剖面示 意圖。首先，提供半導體基底20，在其上依序形成墊氧化 層22(pad oxide)與第一絕緣層24，第一絕緣層24的材料 較佳的是氮化砂（silicon nitride)，其形成方式較佳的是利 用化學氣相沉積法（CVD)，沉積的厚度約在200-2000A埃 之間。然後，進行微影（photolithography)與非等向性蝕刻 (anisotropic etching)步驟，在第一絕緣層24上形成光阻層 26，蝕刻第一絕緣層24，用以定義出主動區域（active area) 的圖案，暴露出墊氧化層22。 請參照第2B圖，以第一絕緣層24爲罩幕，蝕刻墊氧 化層22與半導體基底20，在半導體基底20中形成溝渠 28。然後，進行熱氧化法，在溝渠28中形成一層薄的襯 氧化層 30(linear oxide)。 經濟部中央標準局員工消費合作社印裝 (請先閲讀背面之注意事項再填寫本頁) 請參照第2C圖，在溝渠28中，塡入第二絕緣層32， 第二絕緣層32的材料較佳的是氧化矽，其形成方式較佳 的是利用化學氣相沉積法（CVD)，用以塡滿溝渠28。再進 行硏磨步驟，例如化學機械硏磨法（CMP)或是回蝕刻法 (etch back)，形成一插塞結構32。此插塞結構32的表面 與第一絕緣層24的表面約同高，其用以作淺溝渠隔離結 構（STI)。 7 本紙張尺度適用中國國家標準（CNS ) A4現格（210X 297公釐） vv f'-d〇c/0 0 8 五、 4Q5265 A7 B7 發明説明（i 經濟部中央橾準局貝工消費合作社印製 請參照第2D圖，進行蝕刻法，例如是濕蝕刻法或是 乾蝕刻法，去除第一絕緣層24，以及去除墊氧化層22。 使得插塞結構32的表面凸出於半導體基底2〇上，形成凸 出的側壁33，如第2D圖所示。然後，進行熱氧化法，形 成閘極氧化層22a。 請參照第2E圖，在凸出的側壁33上，形成間隙壁34 的結構。間隙壁34的材料較佳的是氮化矽，只要符合蝕 刻比與其下閘極氧化層22a的蝕刻比不同之條件，以及符 合蝕刻比與插塞結構32的蝕刻比不同之條件即可。間隙 壁34的形成方法，較佳的是先沈積氮化矽層，其厚度在 約100-1000A之間，再進行非等向性的回蝕刻步驟，以閘 極氧化層22a爲終止層（stop layer)，於是自然在凸出的側 壁33上，形成間隙壁34的結構。 請參照第2F圖，進行非等向性蝕刻步驟，去除未被 間隙壁34覆蓋的墊氧化層22。此時部分的插塞結構32 也會同時會被去除，形成表面較原來低的插塞結構32a， 但其表面仍是比半導體基底20的表面高。 請參照第2G圖，進行熱製程’以間隙壁34與插塞結 構32a爲罩幕，在暴露出的半導體基底20上，自動對準 形成穿遂氧化層36。穿隧氧化層36的厚度在約50-100A 之間，其形成方式較佳的是利用熱氧化法（thermal oxidation) ， 在高溫下使得氧氣會與 砂產生反應’ 而在半導體基 底20上長成二氧化矽層。 請參照第2H圖’去除間隙壁34。去除間隙壁34的 本紙張尺度適用中國國家橾準（CNS ) A4祝格（210X297公釐） (請先閲讀背面之注意事項再本頁) 訂 炉 3982tu Γ.( 405265 Α7 Β7 經濟部中央標準局員工消費合作社印製 五、發明說明（？） 方法可以利用濕餓刻法（wet etching)、乾蝕刻法（dry 疋將整個半導體基底20浸泡在隣酸（phophoric aCld)中。然後，在穿遂氧化層36、閘極氧化層22a和部分 插塞結_ 32上，形成浮置閘38。浮置閘38的材料較佳的 是複晶砂’其形成方式較佳的是利用化學氣相沉積法 (CVD) ’並進行摻雜步驟，沈積一層厚度在約5〇〇_2〇〇〇a 之間的複晶矽層，然後再進行微影與蝕刻步驟，定義其圖 案’形成浮置閘38。接著，在浮置閘38和露出的插塞結 構32上’形成薄的介電層40。介電層40的材料較佳的是 氧化砂/氮化砂/氧化砂（Oxide/Nitride/Oxide; 0N0)。之 後’在介電層40上形成控制閘u，控制閘42的材料較佳 的亦是摻雜的晶矽層。於是完成本發明的快閃記憶體結 構。綜上所述’本發明所提出之此種快閃記憶體結構與其 製造方法，具有以下的特點： U)本發明係針對N A N D型快閃記憶體結構，提供一改 進穿隧氧化層的製作方法。 (2) 本發明係利用自動對準的方式，並配合淺渠溝隔離 結構（STI)的製程步驟，可以形成對準步驟較習知精確的快 閃記憶體結構。 (3) 本發明可以製作出耦合率較習知高的快閃記憶體 結構，且適用於高密度的記憶單元陣列中。 綜上所述，雖然本發明已以一較佳實施例揭露如上， 然其並非用以限定本發明，任何熟習此技藝者，在不脫離 本發明之精神和範圍內，當可作各種之更動與潤飾，因此 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再8本頁)

、1T 铲 39H2t\\ f.doc/008 40526^. A7 B7 五、發明説明（？）本發明之保護範圍當視後附之申請專利範圍所界定者爲 準。 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4祝格（210X297公釐）

Claims (1)

1. 經濟部中央標準局員工消費合作社印製 A8 B8 C8 ---f.doc/008 405265 D8_ 六、申請專利範圍 1.一種NAND型快閃記憶體之製造方法，該NAND型 快閃記憶體形成在一半導體基底上，並配合一淺溝渠隔離 製程，包括下列步驟： 在該半導體基底上依序形成一墊氧化層與一第一絕 緣層； 進ί了微影與鈾刻步驟，在該第一絕緣層上定義一主動 區域的圖案，暴露出該墊氧化層； 以該第一絕緣層爲罩幕，蝕刻該墊氧化層與該半導體 基底，在該半導體基底中形成一溝渠； 在該溝渠中，塡滿一第二絕緣層，形成一插塞結構， 該插塞結構用以作一淺溝渠隔離結構，且該插塞結構的表 面與該第一絕緣層的表面約同高； 去除該第一絕緣層與該墊氧化層，使得該插塞結構的 表面凸出於該半導體基底上，形成一凸出的側壁； 形成一閘極氧化層，在該插塞結構之間的該半導體基 底上； 形成一間隙壁，在該凸出的側壁上； 蝕刻去除未被該間隙壁覆蓋的該閘極氧化層，而部分 的該插塞結構也會同時會被去除，使得該插塞結構的表面 降低，但仍是比該半導體基底的表面高； 以該間隙壁與該插塞結構爲罩幕，在暴露出的該半導 體基底上，自動對準形成一穿遂氧化層； 蝕刻去除該間隙壁； 形成一浮置閘，在該穿遂氧化層、該閘極氧化層和部 本紙張尺度適用中國國家揉準（CNS )八4说格（210Χ297公釐） (請先閱讀背面之注意事項再填寫本頁) 、1T 線 3982lw f.doc/O 08 405265 A8 Βδ C8 D8 經濟部中央標準局員工消費合作社印裝 六、申請專利範圍 分該插塞結構上； 形成一介電層，在該浮置閘和露出的該插塞結構上； 以及 形成一控制閘，在該介電層上。 2.如申請專利範圍第1項所述之方法，其中更包括在 該溝渠中形成一襯氧化層。 3·如申請專利範圍第1項所述之方法，其中該第一絕 緣層的材料包括氮化砂。 4. 如申請專利範圍第1項所述之方法，其中該第二絕 緣層的材料包括氧化矽。 5. 如申請專利範圍第 的材料包括氮化矽。 6. 如申請專利範圍第1項所述之方法 的形成方法包括先沈積一氮化矽層，再進行非等向性的回 蝕刻步驟，於是在該插塞結構凸出於該半導體基底的側壁 上，形成該間隙壁。 7·如申請專利範圍第1項所述之方法，其中去除該間 隙壁的方法爲將整個該半導體基底浸泡在磷酸中。 8. 如申請專利範圍第1項所述之方法，其中該介電層 的材料包括氧化矽/氮化矽/氧化矽(ΟΝΟ)。 9. 如申請專利範圍第1項所述之方法，其中該浮置閘 的材料包括摻雜的晶矽層。 10. 如申請專利範圍第1項所述之方法 的材料包括摻雜的晶矽層。 項所述之方法，其中該間隙壁 其中該間隙壁 其中該控制閘 (請先閲讀背面之注意事項再填寫本頁) - " 12 本紙張尺度適用中國國家標率（CNS ) Α4規格（2丨〇><297公釐） 3982l\v r.doc/008 405265 A8 B8 C8 D8 經濟部中央標準局員工消費合作社印裝 六、申請專利範圍 π.—種快閃記憶體之製造方法，包括下列步驟： 提供一半導體基底，在該半導體基底上依序形成一墊 氧化層與一第一絕緣層； 進行微影與蝕刻步驟，在該第一絕緣層上定義一主動 區域的圖案，暴露出該墊氧化層； 以該第一絕緣層爲罩幕，蝕刻該墊氧化層與該半導體 基底，在該半導體基底中形成一溝渠； 在該溝渠中，塡入一第二絕緣層，形成一插塞結構， 該插塞結構的表面與該第一絕緣層的表面約同高； 去除該第一絕緣層與該墊氧化層，使得該插塞結構的 表面凸出於該半導體基底上； 形成一閘極氧化層，在該半導體基底上； 形成一間隙壁，在該插塞結構凸出於該半導體基底的 側壁； 去除未被該間隙壁覆蓋的該閘極氧化層； 以該間隙壁與該插塞結構爲罩幕，在暴露出的該半導 體基底上，自動對準形成一穿遂氧化層； 去除該間隙壁；’ 形成一浮置閘，在該穿遂氧化層、該閘極氧化層和部 分該插塞結構上； 形成一介電層，在該浮置閘和露出的該插塞結構上； 以及 形成一控制閘，在該介電層上。 12·如申請專利範圍第11項所述之方法，其中更包括 本紙張尺度適用中國國家標隼（CNS ) A4规格（210X297公羡） ---------J------1T---L---0 (請先閲讀背面之注意事項再填寫本頁) 3982lwr.doc/008 405265 A8 Βδ C8 D8 經濟部中央揉率局貝工消費合作社印製 六、申請專利範圍 在該溝渠中形成一襯氧化層。 13.如申請專利範圍第11項所述之方法’其中該第— 絕緣層的材料包括氮化砂。 H.如申請專利範圍第11項所述之方法，其中該第二 絕緣層的材料包括氧化砂。 I5·如申請專利範圍第11項所述之方法，其中該間隙 壁的材料包括氮化砂。 16. 如申請專利範圍第11項所述之方法，其中該間隙 壁的形成方法包括先沈積一氮化矽層，再進行非等申性的 回蝕刻步驟，於是在該插塞結構凸出於該半導體基底的側 壁上，形成該間隙壁。 17. 如申請專利範圍第11項所述之方法，其中去除該 間隙壁的方法係將整個該半導體基底浸泡在磷酸中。 18. 如申請專利範圍第Π項所述之方法，其中該介電 層的材料包括氧化矽/氮化矽/氧化矽（ΟΝΟ)。 19. 如申請專利範圍第11項所述之方法，其中該浮置 閘的材料包括摻雜的晶矽層。 20. 如申請專利範圍第11項所述之方法，其中該控制 閘的材料包括摻雜的晶矽層。 21. —種快閃記憶體結構，包括： 一半導體基底，在該半導體基底中有一淺溝渠隔離結 構； 一穿隧氧化層，設於該半導體基底上，該穿隧氧化層 以自動對準法形成； 14 本紙張尺度適用中國國家標準（CNS ) Α4現格（210Χ297公釐） (請先閲讀背面之注意事項再填寫本頁) 、π A8 B8 C8 3 9 K2 t u r.d〇c/()0 8_4 Q 5 3 6 ^ 〇8 六、申請專利範圍 一閘極氧化層，設於該半導體基底上，該閘極氧化層 與該穿隧氧化層鄰接，且位於該穿隧氧化層與該淺溝渠隔 離結構之間； 一浮置閘，設於該穿隧氧化層與該閘極氧化層上； 一介電層，設於該浮置閘與該淺溝渠隔離結構上；以 及 一控制閘，設於該介電層上。 22. 如申請專利範圍第21項所述之結構，其中該穿隧 氧化層的厚度比該閘極氧化層的厚度小。 23. 如申請專利範圍第21項所述之結構，其中該介電 層的材料包括氧化矽/氮化矽/氧化矽（ΟΝΟ)。 24. 如申請專利範圍第21項所述之結構，其中該浮置 閘的材料包括摻雜的晶矽層。 ' 25. 如申請專利範圍第21項所述之結構，其中該控制 閘的材料包括摻雜的晶矽層。 ----------J------ir----；---.'0. (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標率局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS > A4規格（210X297公釐）