kl B7 五、發明説明（： 5-1發明領域 經濟部中央樣準局貝工消费合作社印製 本發明係有關於一種低熱收縮率之硼磷矽玻璃（BpSG) 介電材料，且更特別的是，有關於一種利用增加臭氧（〇3) 之成分來降低硼磷矽玻璃之熱收縮率的方法。 5-2發明背景： 在現今積體電路製程裏所使用之沉積式介電材料 (dielectric)中’由於化學氣相沉積（Chemicai Vap〇r Deposition，CVD)具有較佳的階梯覆蓋（step c〇verage)能 力’使其在半導體製程上扮演著重要的角色。而因為一般 的介電材料裏都含有矽之成分，若以矽的反應氣體來源做 區分’尚可分成以甲矽烷（Si H4)為主及含有矽與氧的有機 矽化物（TE0S)為主之兩種不同的CVD介電材料沉積方式。 常見的介電材料有二氧化矽（Si02)，氮化矽（Si3N4)， 磷矽玻璃（PSG)和硼磷矽玻璃（BPSG)等等，而硼磷矽玻璃就 是在鱗梦玻璃中加入少量的棚，成為同時含有填和硕的二 氧化*夕。 棚碟梦玻璃通常利用常壓CVD(Atmospheric Pressure CVD，APCVD)來形成。其可利用TE0S及含硼和 含磷的有機化合物TMB與TMP來做為BPSG的製程氣體， 同時為了使反應能在較低的溫度下進行，通常會加入臭氣 (03)參與反應。而TMB，TMP，和TE0S三者在室溫常壓下 請 先 閲 讀 背 事 填ί裝 頁 訂 線 本紙張尺度適用中國固家標準（CNS > Α4規格（210Χ297公釐） B7 五 經濟部中央標準局®c工消費合作社印製 、發明説明（ 均為液態，因此均Φ Μ 人， 對這上化0物加熱以增加其飽和蒸氣 整。
藉著對 BPSG 薄骐進行高k的熱流（thermal flow)，
可增加其平坦性，並降柄βΡςΓ贫W 亚降低BPSG薄骐受晶圓表面之影響。 因此，BPSG薄膜7¾溶 乃廣泛的應用在尚未進行金屬製程前的 表面平坦化介電材料上。 第圖中所不為一般分閘（sp 1 i t gate)快閃記憶體 之結構其中位於底材1〇〇之上的記憶胞（cell)結構分 別為第一掺雜複晶矽層1〇1形成於一薄的穿隧二氧化矽 層（未標示出來）之上做為懸浮閘極層，然後第二摻雜複晶 矽層1 0 2則在懸浮閘極層i 〇丨和絕緣層（未標示出來）之 上形成而作為控制閘之用。然後在金屬化製程之前，為了 將記憶胞平坦化，乃先以TE〇s為主進行二氧化矽（Si〇2) 之電聚CVD(PECVD)沉積，因而形成稱之為PETE〇s之介電 層1 03 ’然後再以TE0S/03 ’ TMB，TMP為反應氣體，進行 APCVD之BPSG沉積反應而形成了所謂的BPTE0S薄膜層 104。較薄的PETE0S層103主要的作用係為BPTE0S薄膜 層104之中間層，由於其不含有五價之磷或硼原子，因此 不會和記憶胞之源極（汲極）反應而影響記憶體之電性。 如上所述的，為了增加BPSG之平坦性，必需在大約 850〜920°C時進行熱流動。而如第一圖中所示的，傳統之 BPTE0S薄膜層104由於熱收縮率較高，因此很容易在記 憶胞上之PETE0S薄膜層103及BPTE0S薄膜層104之間形 成孔洞1 5 0，於形成記憶胞陣列時此孔洞即成為線狀缺 本紙張尺度適用中國國家橾準（CNS > A4规格（2丨0X297公釐） A7 B7 經濟部中央標準局貝工消費合作社印製 五、發明説明（） 陷。甚至因為此缺陷而造成了此二薄膜之間的剝離 (delamination)現象》製程中若發生此類缺陷不但影響到 產品之良率，更使後續製程及產能受到波及，因此極需要 一種解決方法以避免此現象之發生。 5-3發明目的及概述： 鑒於上述之發明背景中，傳統的記憶胞和金屬製程之 間的平坦化製程中，PETE0S薄膜層（二氧化矽層）及 BPTE0S薄膜層（BPSG層）之間，由於BPTE0S薄膜廣具有較 高的熱收縮率，極易與PETE0S薄膜層形成孔洞之現象， 特別是對於有較深之步階高度之記憶胞例如快閃記憶體 等元件。因此本發明之一個目的，即為形成低收縮率之 BPTE0S薄膜層，以提高製程之良率。 本發明的另一目的，乃在解決 PETE0S薄膜層及 BPTE0S薄膜層之間的剝離現象。 根據本發明之方法，將以上述之快閃記憶體為例，簡 述為如下之步驟：首先，形成快閃記憶體之複晶石夕浮懸閘 極和控制閘極，然後將已形成記憶胞之晶圓送入CVD反應 器中，以TE0S為主進行電漿CVD(PECVD)而形成二氧化石夕 之介電層沉積，稱之為PETE0S薄膜層。然後再將此元件 送入一個連續式的常壓CVD(APCVD)反應器中進行主要之 介電層鍵層步驟，APCVD反應器中具有輸送帶及多個將反 應氣體傳送到晶片表面的喷射器（injector)。而其反應氣 (請先閲讀背赶之注客事斗#.填寫本頁) 裝- 訂 _線_ 本紙張尺度適用中國國家標率（CNS)A4规格（2丨0><297公釐） 經滴部中次標準局员Η消费合作社印" A7 _____B7 _____ 五、發明説明（） 體則為TEOS，ΤΜΒ，TMP及03，形成後之介電層即為硼磷 矽玻璃（BPSG)，或稱之為BPTEOS薄膜層。沉積完BPTE0S 薄膜層之後’為了增加其平坦性，乃將其置入熱爐管内一 段時間，藉由BPTEOS薄膜層在高温下的流動而達到平坦 化之目的。然後再進行此快閃記憶體之金屬化製程而完成 本發明之低收縮率BPTEOS薄膜層。 在上述之製程中’為形成低熱收縮率之BpTE〇S薄膜 層，並防止BPTEOS薄膜層和PETE0S薄膜層之剝離現象， 最重要之製程參數為控制形成BPTEOS薄膜層時所加入之 臭氧（〇3)之體積比例。適當之&氣體可使此BPTE〇s薄膜 層具較低之針孔密度，所以結構較為緊密而能達到本發明 之要求。 5-4圖式簡單說明： 本發明的較佳實施例將於往後之說明文字中辅以下列 圖形做更詳細的闡述： 第-圖為半導趙晶圓之截面視圖，圖中顯示了依明先 前技術形成快閃記憶體時於記憶胞之間因為介電層剝離而 形成孔洞之情形； 第二圖為半導體晶圓之截面視圖，复 再中例舉了依照本 發明形成快閃記憶體之基本記憶胞之步驟； 第三圖為半導體晶圓之截面視圖， 丹中例舉了依照本 發明形成PETE0S薄膜層之步驟； 本紙張尺度適用中國國家標枣（CNS)八4規格（2丨〇><297公釐） (請先閲讀背面之注意事項再填寫本頁> -裝·
、1T Μ满部中决標隼局貝工消費合作社印^! Α7 Β7 五、發明説明（） 第四圖為半導體晶圊之截面視圖，其中例舉了依照本 發明形成BPTEOS薄膜層之步驟； 第五圖為常壓CVD設備之簡圓，其中主要是由可加熱 之輸送帶及數個嘖射器所組成。 5-5發明詳細說明： 本發明所揭露的為·—種低收縮率之蝴填梦玻璃（BPSG) 介電層’此介電層之作用’主要作為元件金屬化製程前的 表面平坦化之用。然而，於形成此介電層之前，一般在半 導體製造廡:之製程中，還會形成一未掺雜之中間介電層以 防止BPSG層之硼原子和磷原子擴散到元件之源極（汲極） 或複晶矽中影響到電性。茲將本發明詳細說明如下。 由於傳統之分閘（split gate)快閃記憶體製程包含了 許多已知的技術，例如為人所熟知的微影遮罩和蚀刻製 程，因此許多步驟將不在此加以詳述。 現在參閱第二圊，圖中之半導體晶圓之截面視圖為依 照本發明形成分閘快閃記憶體之相鄰記憶胞的步驟。其中 懸浮閘極1 〇 1係形成於一穿隧二氧化矽層之上（未於圖中 顯示出來），且於一實施例中，穿隧二氧化矽層之厚度大約 為50-300埃之間。而懸浮閘極1 0 1則利用摻雜複晶矽或同 步（in-si tu)摻雜複晶矽而形成導體。此閘極1 〇1由於未和 任何導體連接故稱之為懸浮閘極。在一實施例中，此懸浮 閘極101之厚度大約為1〇〇〇~3〇00埃之ή。 本紙乐尺度適用中國國家標华（CNS ) Λ4規格（210Χ297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝· 訂 A7 B7 經术-部屮决#n'-^ecJ.消资合作社印來 五、發明説明（ 接著為了隔離之目的而在懸浮閘極層101之上形成氧 化矽/氮化矽/氡化矽（ΟΝΟ)之絕緣層（亦未於圖中顯示出 來），並接著在懸浮閘極101和絕緣層之上形成一複晶矽層 102。此複晶矽層102也可由摻雜複晶矽或同步摻雜複晶矽 而成為導體，而且在一實施例中，其厚度大約在1〇〇〇〜3000 埃之間。此複晶矽層1 0 2亦稱作控制閘極。然後利用離子 植入或擴散法將雜質摻雜到半導體底材中而形成源極（汲 極）105。 參閱第三圖’此圖所顯示的半導體晶圓截面視囷為依 照本發明形成PETE0S薄膜層之步驟。從第二圖中所形成之 分閘快閃記憶胞中可以看出，其階梯高度（step height) 較高，因此在作金屬化製程以便和其它元件電性連接時需 要先形成較為平坦化之介電層，而在一般半導想礙之製程 當中，此介電層材料係利用硼磷矽玻璃（BPSG)為之。然而， 此硼磷矽玻璃層為一種含硼及磷原子之二氧化矽層，由於 捧雜了五價之硼原子和磷原子，若直接沉積在快閃記憶胞 之上，此五價之硼或磷原子可能於熱流或再熱流製程中擴 散到底材或複晶矽中而影響到此快閃記憶體之操作特性， 因此乃先形成一未摻雜之二氧化矽層作為中間層。 近來以低溫（大約375。〇及電漿CVD，在TE0S製程氣 艘下形成二氧化矽沉積層變得極為普遍，此二氧化矽薄膜 亦稱為PETE0S層。TE0S係為含有矽與氧的有機矽化物， 本身在室溫常壓下為液體，使用時必需加熱到4〇 7〇七左 右以提高其飽合蒸氣壓。而PETE〇s層之沈積比起利用甲矽 (請先閲讀背面之注意事項再填寫本頁) •裝. 訂 A7 B7 經满部中央標隼而Μ-τ·消費合作社印5ί· 五、發明説明（） 娱;（Sifl4)不但有較佳的階梯覆蓋（step coverage)，在高縱 橫比（aspect ratio)下也能形成較緊密無孔洞之薄膜層。 於此實施例中，係以350~450左右之溫度，以TE0S/03之 製程氣體形成大約2000埃左右之PETE0S層103。 接著參閱第四闽’此圖中所顯示的為依照本發明形成 BPTE0S層及之後的金屬化連線製程的截面視圖。於形成 PETE0S層之後，接著將晶圓送入如第五圖中所示的簡化的 連續式常壓化學氣相沉積（Atmospheric Pressure CVD， APCVD)反應器中以形成BPTE0S介電層（或稱為硼磷矽玻璃 介電層）。 於此製程中，晶圓504放置於連續之輸送帶501之上， 而此輸送帶501以加熱器502將晶圓504加熱到大約400 °C左右之溫度，其輸入之反應氣體505基本上係包含了 TE0S，含硼之有機化合物TMB，含磷之有機化合物TMP，及 臭氧（03)，因為這些有機化合物於室溫常壓下為液態，為 增加其餘合蒸氣麼’可以加熱方式或加入載氣（carrier gas)使其分壓上升而達到增加流量之目的，因此反應氣體 50 5亦可包含氮氣之載氣。 在反應氣體505加入之後，製程氣體將分配到多個控 制不同氣體流量比例之噴射器（injector)中。於第五圖 中’其具有三個喷射器，分別為喷射器506, 507和508。 此反應氣體經由噴射器的喷嘴而送往正下方的輸送帶，當 晶片的位置到達喷射器的下方時，CVD之沉積便覆蓋上去。 反應後之廢氣’則被喷射器兩旁的抽氣、系統5〇3加以抽 <請先閱讀背面之注意事項再填寫本頁) Γ -裝. 訂 本紙張尺度適用中國囡家榡續（CNS ) Λ4規格（210X 297公釐） 經Μ部中决標準局β工消资合作社印製 A7 ____ B7____ 五、發明説明（） 離，以維持反應的穩定性。 由於APCVD之操作壓力接近常壓，氣逋分子之碰撞頻 率很高，在喷射器506和507中，為了要達到快速沉積之 目的，臭氧之比例較低，於此實施例中，臭氧和 (TEOS+TMB + TMP)整艘之比例大約在12: 1左右》同時在喷 射器506和507之下各形成大約4000埃左右之BPTEOS介 電層，但由於此類介電層之性質較差，無法抵擋水氣，因 此在喷射器508中，將臭氧和（TEOS + TMB + TMP)之比例調整 到大約38: 1，以形成緻密之遮蓋層（cap)，於本實施例中， 此BPTEOS遮蓋層之厚度大約為1〇〇〇埃左右β 於完成第四圖中BPTEOS層104沉積之後，為了使其熱 流平坦化’可將其放入大約850〜9201之熱爐管内一段時 間’並在形成接觸微影和蝕刻之後，為了使金屬鍍層順利 沉積於接觸窗裏，於是再一次進行熱流程序（再熱流），之 後形成金屬層1 06之沉積而完成本分閘快閃記憶體之製 作。 於形成APCVD之BPTEOS介電層之製程中，若將嗔射器 506和507之臭氧和（TE0S + TMB + TMP)之氣體比例降到8 : 1 甚至更小時，則歷經熱流之後其熱收縮率（（熱流之前的厚 度）-(熱流之後的厚度）/(熱流之前的厚度）*1〇〇%)可能要 大於4· 60%以上，但是若將其氣體比例昇高到12 :丄以上 時’則熱收縮率將降低到4. 1 7%，甚至更小β 基於以上之說明，可以知道增加之臭氧比例可減小 BPTEOS介電層之熱收縮率，而較低之、熱收縮率則使得 (請先閲讀背面之注意事項再填寫本頁) Γ 裝
A7 ___B7 五、發明説明（） BPTEOS介電層和PETEOS介電層之間的剝離現象也相對的 降低了。 換句話說’由BPTEOS介電層和PETEOS介電層之間所 形成之線性缺陷，其形成原因乃由於形成BPTEOS介電層時 之臭氧比例較低，因此使得BPTEOS介電層有較高的針孔密 度，熱流之後的體積改變較大且應力較高，故容易產生 BPTEOS介電層和PETE0S介電層之間的剝離現象。 如熟悉此技術之人員所瞭解的，以上所述僅為本發明 之較佳實施例而已’並非用以限定本發明之申請專利範 圍；凡其它未脫離本發明所揭示之精神下所完成之等效改 變或修飾，均應包含在下述之申請專利範圍内。 (請先閱讀背面之注意事項再填寫本頁) Γ .裝- 10
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