A7 B7 經濟部中央標準局員工消費合作社印繁 五、發明説明（ 發明背景 1 .發明領域 本發明係關於一種半導體積體電路裝置之製法，特別其 中雙極性電晶體及CMOS電晶體形成於同一個半導體基材上。 2 .相關技術之說明 習知製造Bi-CMOS半導體積體電路，其中雙極性電晶體 及CMOS電晶體係整合於同一塊基材上，如JP-A-3-262 1 54 所述，同時進行形成雙極性電晶體及CMOS電晶體之步驟而 減少製造步驟數目。 參照圖28-48所示步驟剖視圖，說明前述習知步驟。 首先如圖28所示，使用藉微影術形成的光阻圖樣（後文 簡稱為”光阻圖樣”或”光阻”）作為阻罩，砷（As)或銻（Sb) 離子植入P-型矽（Si)基材401表面。使用氧氣藉電漿灰化 去除光阻圖樣（後文稱為”氧電漿灰化”）。隨後基材加熱處 理形成雙極性電晶體用之N-型包埋集極層402a及P-通路 M0S電晶體用之N-型包埋阱層402b。 如圖29所示，使用光阻圖樣作為阻罩，硼（B)離子植入 P-型Si基材401表面。此種光阻圖樣藉氧電漿灰化去除。
Si基材401加熱處理形成雙極性NPN電晶體之P-型通路制止 層403a、403b及N-通路M0S電晶體之P-型包埋阱層403c。 如圖30所示，於P-型Si基材401表面上，於1 1 00-1 200 1C 之溫度範圍增長攙雜砷（As)或磷（P)雜質之N-型外延層404 〇 如圃31所示，使用光阻圖樣作阻罩，磷（P)離子植入N-型外延層404表面。藉氧電漿灰化去除光阻圖樣後，Si基 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公f ) J---；------裝------訂------泉 (請先閱讀背面之注意事項再填寫本頁) 4 經濟部中央標準局負工消費合作杜印製 A7 B7 五、發明説明（2 ) 材401於約11001C溫度加熱處理形成噔極性NPN電晶體之集 極層及型胼層405作為P-通路M0S電晶體之|5并。 如圖32所示，使用光阻圖樣作為姐罩，硼離子植入型 外延層404表面。光阻圖樣被去除後，Si基材401加熱處理 形成P-型阱層406作為N-通路M0S電晶體之拼。 如圖33所示，於N-型外延層404表面上其中形成p-型阱 層404及H -型阱層405(後文亦簡稱為”H -型外延層404”）， - 藉熱氧化形成矽氧化物膜407及藉減壓CVD形成矽氮化物膜 408 〇 如圖34所示，使用光阻圖樣作為矽氮化物膜408上的阻 罩，矽氮化物膜408，氧化物膜407及N-型外延層404循序 蝕刻形成矽溝409a-409e。然後藉氧電漿灰化去除光阻圖 樣。 如圖35所示，藉热氧化，於各矽溝409a-409e之底壁及 側壁上形成氧化物膜410。 如圈36所示，前述矽氮化物膜經各向異性蝕刻而於矽溝 409a-409e之個別側壁上形成側壁矽氮化物膜412。 如圈37所示，使用形成於溝409a-409e側壁上的矽氮化 物膜408及矽氮化物膜412作為阻罩，矽溝409a-409e於 lOOO-llOOt：溫度範圃加熱氧化而形成元件隔離L0C0S_ 413a-413e到達P-型矽基材401。藉此將N-型阱層405分離 成多層N-型阱層405a-405e。 矽氮化物膜408及412使用磷酸溶液去賒’隨後氧化物胃 407a-407d使用氟化按（KIKF)及氫氟酸（HF)混合溶液去除! 本紙張尺度適用中國國家標準（CNS > A4規格（210X297公釐〉 J--.------^-------1T------i (請先閲讀背面之注意事項再填寫本頁) B7 B7 經濟部中央標準局貝工消費合作社印製 五、發明説明（3 ) 如圖38所示，使用於N-型外延層404上形成的光阻圖樣 作為阻罩，植入磷（P)離子而於P -通路M0S電晶體之N -型阱 層405c形成P-通路M0S電晶體之防擊穿層414。硼（B)離子 經離子植入引進雜質41 6供控制P-通路M0S電晶體之閾電壓 。隨後藉氧電漿灰化去除光阻圖樣。 如圖39所示*使用形成於N-型外延層40 4上之光阻圖樣 作為阻罩，植入硼（B)離子而於P-通路M0S電晶體之P-型阱 層40 6形成N-通路M0S電晶體之防擊穿層415。砸（B)離子經 離子植人而引進雜質41 7供控制H-通路M0S電晶體之闞電壓 。陳後藉氧電漿灰化去除光阻圖樣。 如圖40所示，使用光阻圖樣作為阻罩，硼（B)離子選擇 性植人N-型外延層404表面。去除光阻圖樣後，Si基材經 加熱處理而於N-型阱層405b形成NPN雙極性電晶體之基極 層41 8作為NPN雙極性電晶體之集極層。 如圖41所示，藉加熱氧化，於N-型外延層404形成閘極 氧化物膜419。陳後於N-型外延層404上使用光阻圖樣作為 阻罩及氟化銨（NH<F)與氫氟酸（HF)之混合溶液，選擇性去 除NPN雙極性電晶體射極區上的閘極氧化物膜而形成射極 電極擷取開口 420。光阻圖樣係藉氧電漿灰化去除。 如圖42所示，於N-型外延層404整體表面上，藉減壓CVD 形成多晶矽（Si)膜•及砷（As)或磷（P)經離子植入而將雜 質引進多晶矽膜。於CVD膜增長於整個表面後，使用光阻 圖樣作為阻罩，藉各向異性乾式蝕刻而蝕刻CVD氧化物膜 及多晶矽（Si )膜形成射極電極421，其上方之氧化物膜423 本紙張尺度適用中國國家標準（CNS ) A4規格（2IOX 297公楚） ^---.------装------1T------Λ (請先閱讀背面之注意事項再填寫本頁) -6 一 A 7 137 經濟部中央標準局員工消費合作社印製 五、發明説明（4 ) ，閘極S極422a、422b及其上方之氧化物膜423b、423c〇 光阻圖樣係藉氧電漿灰化去除。 如圃43所示，使用光阻圖樣作為阻罩及P-通路，MOS電 晶體之閘極電極42 2a及其上方之氣化物膜42 3b，將砸（B) 離子植入P-通路MOS電晶體之LLD層424。陳後藉氧電漿灰 化去除光阻樣。 如翻44所示，使用光阻圖樣及H-通路MOS電晶體之閘極 霣極422b及其上方之氧化物膜423c作為阻罩，璘（p)經雄 子植人形成N -通路MOS電晶體之LLD層425。随後藉氧電漿 灰化去除光阻圖樣。 最後如圖45所示，形成於全表面上的CVD氧化物膜藉各 向異性蝕刻而於射極電極421及閘極電極422a及422b之傅 壁上形成側壁氧化物膜426。 如圖46所示，使用光阻圖漾作為阻罩，射極電極421上 的氣化物膜423a及閘極電極上的氧化物膜423b及側壁上的 側壁氧化物膜426作為姐罩，砸經維子植入形成NPN電晶體 之外部基極層427及P-通路MOS電晶體之源極/汲極層428。 光阻画樣係藉氧電漿灰化去除。 如圖47所示，使用光阻圖樣，閘極電極422b上之氧化物 膜423c及對應側壁上之側壁氧化物膜426作為阻輩，硼經 成極 形源 人之 植體 子晶 嫌霄 示 所 8 4 圈 如 (請先閲讀背面之注意事項再填寫本頁) 裝· 層 觸 接 器 正 校 之 0 晶 電 S ο Η 路 通 I Ν 及 ο 3 層 極 汲 除 去 化 灰 漿 電 氧 藉 係 揉 圖 阻 光 極 電 極 射 之 體 晶 電 性 極 雙 Ν Ρ Ν 故 行42 進口 度 開 溫由 種經 某S) 於U 下砷 氛之 氣21 氮 於 係 理 處 熱 加 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X25»7公釐） 7 經濟部中央標準局貝工消費合作社印裝 A7五、發明説明（5 ) 擴散入基極層418供延伸射極電極因此形成射極層431。 如前述製造Bi-CMOS半導體積體電路，及前述步驟中形 成雙極性電晶體之型包埋集極層402a及P-通路M0S電晶 體之N-型包埋阱層402 b之步驟；形成雙極性電晶體之P-型 包埋通路制止層403a、403b及N-通路M0S電晶體之P-型包 埋阱層403c之步驟；形成雙極性電晶體之集極層及P-通路 M0S電晶體阱層之步驟；形成射極電極421及閘極電極422a 、422b之步驟；形成雙極性電晶體外部基極層427及P-通 路M0S電晶體之源極/汲極層428之步驟分別係以同一步驟 進行。藉此方式可減少製造步驟數目。當為了高度積體化 、高速與低能源消耗而縮小B i -CMOS積體電路時，元件間 隔區的縮小變得重要。習知半導體裝置製法中，經由於随 後加熱處理步驟雜質沿横向方向擴散，元件隔離膜下方之 包埋通路制止層形成具高雜質濃度之與包埋集極層之接面 ，故NPN電晶體之集極與基材間之接面電容增高。換言之 怡位於元件隔離L0C0S膜413a及413c下方達到雙極性電晶 體P-型Si基材401之P-型包埋通路制止層403a、403b達雙 極性電晶體之P-型Si基材401經由於超過約1100¾之高溫 加熱處理平行Si基材401表面横向擴散供例如於形成包埋 通路制止層後增長外延層404，供形成N -型附層405及P -型 阱層406，及供形成元件隔雛L0C0S膜413 a-413e。如此形 成含高雜質濃度之H -型包埋集極層402a，故可增高NPN電 晶體之集極與基材間之接面電容·及降低HPN電晶體之高 頻特性。又，經由離子植入使硼出現於N -通路M0S電晶體 ^ 7 裝 訂^ (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X 297公漤） A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明 ( 6 ) 1 1 之 防 擊 穿 層 415 增加步驟數目結果導致成本增高 3 1 1 I 發 明 概 述 1 本 發 明 意 圖 降 低 NPM電晶體之集極與基材間之接面電容 請 1 1 閲 及 獲 得 良 好 射 頻 特 性 0 背 | 面 I 本 發 明 之 另 一 巨 的 係 減 少 形 成 N- 通 路 HOS電晶體之防擊 1 I 意 1 I 穿 層 之 步 驟 0 事 項 I 再/ 1 欲 解 決 前 述 問 題 根 據 本 發 明 之 製 造 半 導 體 積 體 電 路 裝 填' 1 寫 裝 置 之 方 法 包 含 下 列 步 驟 頁 、·_〆 1 於 具 有 第 一 導 電 類 型 白 半 導 體 基 材 上 形 成 — 層 半 導 體 1 1 層 具 有 與 該 半 導 體 基 材 之 導 電 類 型 相 反 的 第 二 種 導 電 類 型； ! 1 形 成 一 層 元 件 隔 雜 擴 散 層 具 有 第 一 導 電 率 而 達 半 導 體 基 1 訂 1 1 材 形 成 絕 frtf. 緣 膜 於 元 件 隔 離 擴 散 層 表 面 上 及 1 1 同 時 藉 離 子 植 入 引 進 具 有 第 一 導 電 類 型 之 雜 質 至 元 件 隔 1 1 離 擴 散 層 及 第 一 雜 質 擴 散 層 而 形 成 具 有 第 一 導 電 類 型 之 第 1 線 二 雜 質 擴 敗 層 該 層 毗 鄰 於 場 絕 緣 膜 底 部 及 具 有 第 一 導 1 I 電 類 型 之 第 三 雜 質 擴 散 層 於 第 一 雜 質 擴 散 層 0 1 I 換 言 之 根 據 本 發 明 之 半 導 體 積 體 電 路 裝 置 之 製 法 包 含 1 1 I 下 列 步 驟 於 隔 離 絕 緣 膜 上 形 成 具 有 視 窗 之 阻 罩 膜 及 形 Ί 成 第 一 雜 質 擴 敗 層 由 半 導 體 層 表 面 到 達 半 導 體 基 材 該 半 1 導 體 基 材 係 位 於 待 形 成 元 件 及 同 時 將 雜 質 藉 雑子 植 入 1 1 經 由 阻 罩 膜 之 視 窗 引 進 半 導 體 基 材 於 元 件 隔 離 區 及 第 一 雜 1 I 質 擴 散 層 ♦ 形 成 第 二 雜 質 擴 散 層 之 步 驟 9 第 二 雜 質 擴 散 層 1 1 I 毗 鄰 元 件 隔 離 膜 底 部 t 及 第 三 雜 質 擴 散 層 於 第 一 雜 質 擴 散 1 1 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X297公釐） A7 B7 經濟部中央樣隼局員工消費合作社印製 五、發明説明 ( 7 ) 1 1 層 〇 1 1 I 本 發 明 之 第 一 態 樣 為- -後製 造 本 發 明 之 半 導 體 積 體 電 路 裝 1 1 置 之 方 法 t 包 含 下 列 步 驟 請 £ 1 1 Μ 於 具 有 第 一 導 電 類 型 之 半 導 體 基 材 上 形 成 具 有 與 該 半 讀 背 | 面 I 導 體 基 材 之 導 電 類 型 相 反 的 第 二 種 導 電 類 型 之 一 層 半 導 體 之 注 1 I 意 1 I 層 • * 事 1 項 I 再f 1 形 成 元 件 隔 離 絕 緣 膜 而 達 該 半 専 體 基 材 及 填， 1 將 第 電 寫 本 裝 -* 導 類 型 雜 質 藉 離 子 植 入 經 由 元 件 隔 離 絕 緣 膜 引 頁 1 進 半 導 體 基 材 內 部 形 成 具 有 第 一 導 電 類 型 之 一 層 雜 質 擴 散 1 1 層 其 舭 鄰 元 件 隔 離 絕 緣 膜 底 部 〇 1 1 該 方 法 之 第 二 態 樣 為 根 據 第 一 態 樣 之 方 法 其 中 該 引 進 1 訂 1 I 步 驟 包 含 下 列 步 驟 於 元 件 隔 離 絕 緣 膜 上 形 成 具 有 規 定 視 窗 之 阻 罩 膜 及 1 1 I 藉 離 子 植 入 經 由 阻 罩 視 窗 將 第 一 導 電 類 型 雜 質 引 進 半 導 1 1 體 基 材 而 形 成 具 有 第 一 導 電 類 型 之 雜 質 擴 散 層 其 毗 鄱 元 件 1 旅 隔 離 絕 緣 膜 底 部 0 第 一 及 第 二 態 樣 可 抑 制 形 成 的 雜 質 擴 散 1 | 層 之 横 向 擴 散 延 伸 而 毗 鄰 元 件 隔 雛 底 部 當 形 成 半 導 體 層 1 1 及 元 件 隔 離 絕 緣 膜 時 有 肋 於 加 熱 處 理 〇 1 1 | 該 方 法 之 第 三 態 樣 為 一 種 製 造 半 導 體 積 體 電 路 裝 置 之 方 1 法 1 包 含 下 列 步 驟 ： 1 於 具 有 第 一 導 電 類 型 之 半 導 體 基 材 上 形 成 具 有 與 該 半 1 I 導 體 基 材 之 導 電 類 型 相 反 的 第 二 導 電 類 型 之 半 導 體 層 1 I 形 成 具 有 第 — 導 電 率 之 元 件 隔 離 擴 散 層 而 達 半 導 體 基 材； 1 1 1 形 成 絕 緣 膜 於 元 件 隔 離 擴 敗 層 表 面 上 及 1 1 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -10 - kl B7 經濟部中央梂準局員工消費合作社印製 五、發明説明 ( 8 ) 1 1 藉 離 子 植 入 經 由 絕 緣 膜 將 具 有 第 一 導 電 類 型 之 雜 質 引 進 1 1 I 元 件 隔 離 擴 散 暦 内 而 形 成 雜 質 擴 散 層 作 為 通 路 制 止 層 其 1 具 有 第 一 導 電 類 型 且 毗 鄰 絕 緣 膜 底 部 〇 請 1 1 1 該 方 法 之 第 四 態 樣 為 根 據 第 三 態 樣 之 方 法 其 中 該 引 進 阅 讀 背 1 步 驟 包 含 下 列 步 驟 面 之 注 1 I 意 1 | 於 隔 離 絕 緣 膜 上 形 成 具 有 規 定 視 窗 之 阻 罩 膜 及 事 JS 1 I 再？ 1 藉 離 子 植 入 經 由 姐 罩 視 窗 引 進 具 有 第 一 導 電 類 型 之 雜 質 填s 寫 本 裝 至 元 件 隔 離 擴 散 層 内 而 形 成 具 有 第 -* 導 電 類 型 之 雜 質 擴 散 頁 1 層 其 毗 鄰 於 隔 離 絕 緣 膜 底 部 〇 1 1 第 三 及Ί*®態 樣 抑 制 形 成 的 雜 質 擴 散 層 之 横 向 擴 散 延 伸 至 1 1 毗 鄰 隔 離 絕 緣 膜 底 部 當 形 成 半 導 體 層 隔 離 絕 緣 膜 及 元 1 訂 1 I 件 隔 離 膜 時 有 肋 於 加 熱 處 理 〇 該 方 法 之 第 五 態 樣 為 一 種 製 造 半 導 體 積 體 電 路 裝 置 之 方 1 1 1 法 包 含 下 列 步 驟 1 1 於 具 第 一 導 電 類 型 之 半 導 體 基 材 上 形 成 具 有 與 該 半 導 1 旅 體 基 材 之 導 電 類 型 相 反 的 第 二 導 電 類 型 之 半 導 體 層 1 | 於 半 導 體 層 上 對 蔽 於 待 形 成 元 件 區 形 成 具 有 第 一 導 電 率 1 I 之 第 一 擴 散 層 而 達 該 半 導 體 基 材 1 1 | 由 半 導 體 層 表 面 形 成 元 件 隔 離 絕 緣 膜 而 達 該 半 導 體 基 材； 1 藉 離 子 植 入 引 進 具 有 第 一 導 電 類 型 之 雜 質 經 由 元 件 隔 J 離 絕 緣 膜 引 進 該 半 導 體 基 材 内 » 經 由 元 件 隔 離 絕 緣 膜 引 進 1 I 該 半 導 體 基 材 内 t 及 引 進 第 一 擴 散 層 對 應 於 待 形 成 元 件 區 1 I 而 形 成 具 有 第 一 導 電 類 型 之 第 二 雜 質 擴 散 層 其 毗 鄰 元 件 隔 1 離 絕 緣 膜 底 部 及 具 有 第 一 導 電 類 型 之 第 三 雜 質 擴 散 層 於 第 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -11- A7 137 經濟部中央標準局員工消費合作社印製 五、發明説明 ( 9 ) 1 1 一 擴 散 層 0 1 1 I 該 方 法 之 第 態 樣 為 根 據 第 五 態 樣 之 方 法 其 中 該 引 進 1 1 步 驟 包 含 下 列 步 驟 請 £ 1 1 閱 於 元 件 隔 離 絕 緣 膜 上 及 於 半 導 體 層 上 對 應 於 待 形 成 元 件 讀 背 | 面 I 區 形 成 具 有 規 定 視 窗 之 阻 罩 膜 及 1 I 意 1 | 同 時 藉 離 子 植 人 將 具 有 第 —· 導 電 類 型 之 雜 質 經 由 阻 罩 視 事 XS 1 I 再 窗 引 進 半 導 體 基 材 對 Pt» 懕 於 元 件 隔 離 區 及 第 —. 雜 質 擴 散 層 而 填 i 寫 本 裝 形 成 具 有 第 —* 導 電 類 型 之 第 二 雜 質 擴 散 層 其 毗 鄰 元 件 隔 頁 1 離 絕 緣 膜 底 部 及 具 有 第 一 導 電 類 型 之 第 三 雜 質 擴 散 層 於 1 1 第 一 雜 質 擴 散 層 0 1 1 第 五 及 第 ' - 態 樣 抑 制 形 成 的 第 二 雜 質 擴 散 層 之 橫 向 擴 散 1 訂 1 I 延 伸 至 毗 鄰 元 件 隔 雛 絕 緣 膜 底 部 當 形 成 半 導 體 層 第 一 雜 質 擴 散 層 及 元 件 隔 離 膜 時 有 肋 於 加 熱 處 理 0 1 1 I 該 方 法 之 第 七 態 樣 為 一 種 製 造 半 導 體 積 體 電 路 之 方 法 f 1 1 包 含 下 列 步 驟 1 Λ 於 具 有 第 一 導 電 類 型 之 半 導 體 基 材 上 形 成 一 層 半 導 體 1 | 層 具 有 與 該 半 導 體 基 材 之 導 電 類 型 相 反 的 第 二 種 導 電 類 型： 1 I 形 成 一 層 元 件 隔 離 擴 散 層 具 有 第 一 導 電 率 而 達 半 導 體 基 1 1 I 材 « 1 形 成 絕 緣 膜 於 元 件 隔 離 擴 敗 層 表 面 上 及 J 同 時 藉 離 子 植 入 引 進 具 有 第 一 導 電 類 型 之 雜 質 至 元 件 隔 1 I 離 擴 散 層 及 第 一 雜 質 擴 散 層 而 形 成 具 有 第 — 導 電 類 型 之 第 1 I 二 雜 質 擴 散 層 9 該 層 毗 鄰 於 隔 離 絕 緣 膜 底 部 及 具 有 第 一 1 1 I 導 電 類 型 之 第 三 雜 質 擴 散 層 於 第 一 雜 質 擴 散 層 〇 1 1 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公f ) -12 - A7 B7 經濟部中央標隼局員工消費合作社印製 五、發明説明（ 10 ) 1 1 該 方 法 之 第 八 態 樣 為 根 據 第 七 態 樣 之 方 法 其 中 該 引 進 1 1 I 步 驟 包 含 下 列 步 驟 1 1 於 隔 離 絕 緣 膜 上 及 於 半 導 體 層 上 對 應 於 待 形 成 元 件 區 形 請 先 閱 讀 背 1 1 成 具 有 規 定 視 窗 之 阻 罩 膜 ； 及 | 面 | 藉 離 子 植 入 經 由 阻 罩 視 窗 同 時 引 進 具 有 第 一 導 電 類 型 之 之 注 I I 意 1 I 雜 質 至 元 件 隔 離 擴 散 層 及 第 . 雜 質 擴 散 Erg 暦 而 形 成 具 有 第 —. 事 項 1 I 導 電 類 型 之 第 二 雜 質 擴 散 層 其 毗 鄰 隔 離 絕 緣 膜 底 部 及 具 再』 填 i 寫 本 有 第 導 電 類 型 之 第 三 雜 質 擴 敗 層 於 第 —_ 雜 質 擴 散 層 〇 頁 1 第 七 及 第 八 態 樣 可 抑 制 形 成 毗 鄰 於 隔 離 絕 緣 膜 底 部 之 第 1 1 二 雜 質 擴 散 層 之 横 向 擴 散 延 伸 其 當 形 成 半 導 體 層 元 件 1 1 隔 離 擴 散 層 第 一 雜 質 擴 散 層 及 元 件 隔 離 膜 時 也 助 於 加 熱 1 訂 1 I 處 理 〇 如 此 也 可 藉 同 一 步 驟 形 成 第 二 擴 散 暦 其 毗 鄰 隔 離 絕 緣 膜 底 部 及 第 三 雜 質 擴 散 層 於 第 一 雜 質 擴 散 層 〇 1 1 I 該 方 法 之 第 九 態 樣 為 根 據 第 一 態 樣 之 方 法 其 中 該 形 成 1 1 隔 離 絕 緣 膜 之 步 驟 包 含 加 熱 氧 化 步 驟 0 1 .旅 該 方 法 之 第 十 態 樣 為 根 據 第 三 態 樣 之 方 法 其 中 該 形 成 1 | 絕 緣 膜 之 步 驟 包 含 藉 加 熱 氧 化 步 驟 〇 1 I 該 方 法 之 第 十 一 態 樣 為 根 據 第 五 態 樣 之 方 法 其 中 該 形 1 1 I 成 元 件 隔 離 絕 緣 膜 之 步 驟 包 含 藉 加 熱 氧 化 步 驟 0 1 該 方 法 之 第 十 二 態 樣 為 根 據 第 七 態 樣 之 方 法 其 中 該 形 J 成 絕 緣 膜 之 步 驟 包 含 藉 加 熱 氧 化 步 驟 〇 1 I 該 方 法 之 第 十 二 態 樣 為 根 據 第 三 態 樣 之 方 法 其 中 該 形 1 I 成 隔 離 絕 緣 膜 之 步 驟 包 含 藉 加 熱 氧 化 步 驟 0 如 此 抑 制 形 成 1 1 I 而 毗 鄰 元 件 隔 離 絕 緣 膜 底 部 之 雜 質 擴 散 層 之 横 向 擴 散 延 伸 1 1 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X29*7公釐）
五、發明説明（U ，其當 。如此 膜底部 該方 一雜質 阱層， 子係K 該方 一雜質 型阱層 硼離子 該方 一雜質 A7 B7 形成半導體層及元件隔離絕緣膜時有肋於加熱處理 可藉同一步驟形成第二擴散層其毗鄰元件隔離絕緣 及第三雜質擴散層於第一雜質擴散層。 法之第十三態樣為根據第t態樣之方法，其中該第 擴散層為於表面上構成N-通路型MIS電晶體之P-型 及該引進步驟包含引進雜質之離子植入，一價硼離 120keV或K上之加速能植入。 法之第十五態樣為根據第七態樣之方法，其中該第 擴散層為於其表面上構成N-通路型MIS電晶體之P-，及該引進步驟包含供引進雜質之離子植入，二價 係M60keV或Μ上之加速能植人。 法之第十六態樣為根據第七態樣之方法，其中該第 擴散層為於其表面上構成Ν-通路型MIS電晶體之Ρ- (請先閱讀背面之注意事項再填寫本頁) .裝 、-° 經濟部中央標準局員工消費合作社印製 型阱層，及該引進步驟包含供引進雜質之離子植入，三價 硼離子係以40keV或Μ上之加速能植入。 根據第十四態樣至第十六態樣可降至加速能。此等態樣 於如申請專利範圍第3或4項之製造半導體裝置之方法中， 其特激為第一雜質擴散層為於其表面上構成Ν -通路型MIS 電晶體之P-型阱層，及引進雜質之離子植入，一價硼離子 、二價硼離子或三價硼離子分別係120keV或Μ上， 60keV或Μ上或40keV或以上之加速能植人。如此抑制第二 雜質擄散層之横向擴散延伸，當形成半導體層及元件擴散 絕緣膜時促成加熱處理。如此也可藉同一步驟形成第二雜 質擴敗層及第三雜質擴敗層於第一雜質擴散層。 ·" 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X 297公t ) 14 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（l2 ) 圖式之簡單說明 圖1至21為步驟順序剖視圖，顯示根據本發明之第一具 體例製造半導體積體電路裝置之方法。 圖22至27為步驟順序剖視圖，顯示根據本發明之第二具 體例製造半導體積體電路裝置之方法。 圖31至48為步驟順序剖視圖，顯示習知半導體積體電路 裝置。 較佳具體例之說明 現在參照圖1至21說明本發明之第一具體例。 圖1至21為步驟順序剖視圈供說明根據本發明之第一具 體例製造半導體裝置之方法。如圖21所示，第一具體例於 圖21顯示Bi-CMOS半導體積體電路其中雙極性電晶體及 CMOS電晶體（P-通路M0S電晶體及N-通路M0S電晶體）蝥合於 形成於P-型矽基材101上之N-型外延層104表面上。該方法 之特激為於形成元件隔離膜後藉離子植入經由元件隔離膜 同時形成通路制止層115a、115b及防擊穿層。換言之， NPN雙極性電晶體102a之N-型包埋集極層及P-通路M0S電晶 體102b之Κ -型包埋阱層形成於Ρ -型Si基材101上，然後於 P -型Si基材101之全表面上形成外延層104。然後形成元件 隔離膜113(113a-113e)而達P -型Si基材101 ;然後藉離子 植入經由元件隔離膜113，同時形成通路制止層115a、 115b及防擊穿層。藉此經由於随後加熱處理步驟中雜質横 向擴敗*可避免例如形成N -型外延層104之步驟及形成元 件隔雛膜113之步級等而可減少步驟數目。 本紙张尺度適用中國國家標準（CNS ) A4規栝（210X297公犛） J,--,-----y裝------訂------泉 (請先閲讀背面之注意事項再填寫本頁) -15 - 經濟部中央標準局貝工消費合作社印製 A7 B7 五、發明説明（13 ) 首先，經由使用藉微影術fj$待形成NPN雙極性電晶體及P-通路MOS電晶體區上製造視窗之光阻圖樣作為阻罩，由P-型Si基材101表面上將砷（As)或銻（Sb)離子植入具有®阻 率10Ω cm及攙雜硼（B)之平面取向（100)之P-型Si基材101 表面。離子植入係以約1><1015^1|-2劑量及40-601^7加 速能進行。 藉氧電漿灰化去除光阻後於1150-1200t：溫度進行加熱 處理15-30分鐘形成Ν-型包埋層102a及Ν-型阱層102b具有 接面深度1-2⑽及片電阻50-150Ω/□，如圈1所示。 如圈2所示，於P-型Si半導髏基材101表面上，形成型 夕卜延層104，其厚度為0.6-1.Oum及因雜質砷（As)或磷（P) 具有電阻率1-5Ω cm。N-型外延層104係於1050t：溫度及約 δ〇Χ 133.322壓力使用二氯矽烷及胂之混合氣體形成。 如圖3所示，使用於Ν-型外延層104表面上形成且具有藉 微影術於待形成ΝΡΝ雙極性電晶體及Ρ -通路M0S電晶體區上 形成視窗的光阻圖樣r作為阻罩，由Ν-型外延層104表面植 人磷（Ρ)雄子。離子植入係以IX 1〇 η - 2劑量及i〇〇keV 加速能進行。 於藉氧電漿灰化去除光阻後，藉微影術於待形成通路 M0S電晶體區上形成光阻視窗。使用如此製造的光阻圖樣 作為阻罩，離子植入硼（B)。此例中離子植入係Μ劑董1 X 10 13 -2X10 13 cn - 2及加速能約2〇keV進行。光阻係藉氣 S锻灰化去除，加熱處理係於氮氣氛下於11 〇 〇 c溫度進行 90-1 50 分鑪。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） J---·------^------1T------6^ (請先閱讀背面之注意事項再填寫本頁) 16 A7 B7 i、發明説明（14) 如此形成擴散層深度0.6-1.0« B及表面濃度約5X 10 1β cm - 3之Ν -型阱層105，其達ΝΡΗ雙極性電晶體之Μ -型包埋 集掻102a及Ρ-通路M0S電晶體之Κ-型包埋阱層l〇2b °又同 時如圏4所示，形成擴散層深度0.8-1.5w η及表面澹度約7 X 10 16 cm - 3之P-型阱層106，其達N-通路H0S電晶體之P-型Si基材101。 於氧氣氛下於1000C溫度於其中已經形成P-型阱層 及N-型阱層105之N-型外延層104(後文也簡稱為”N-型外延 層104")表面上藉加熱氧化形成氧化物膜1〇7後，如圖5所 示，形成矽氮化物膜108其於形成L0C0S膜時用作選擇性氧 化阻罩。厚約120nm之矽氮化物膜108係使用二氛矽烷與氨 之混合氣體藉減壓CVD形成。 經濟部中央榡準局貝工消費合作社印製 J---：------批衣— (锖先閱讀背面之注意事項再填寫本頁) 耒 然後使用藉微影術於矽氮化物膜108上對懕於元件隔離 區之區域形成視窗之規定光阻圖樣作為阻罩，藉乾式蝕刻 去除矽氮化物膜108及氧化物膜107。供乾式蝕刻，使用氟 利昂（CFC)氣體與溴（Br)氣體之混合氣體。皤後使用SFB ( 六氟化硫）氣體分別於H -型外延層104乾式蝕刻矽溝l〇9a-109e。如圖示，矽溝l〇9a-109e深度為N -型外延層104 膜厚度之半，本具體例為0 . 3-0 . 5 w m。 如圖7所示，藉氧霣漿灰化去除光阻後，於氧氣氛下於 約lOOOt：溫度於矽溝109a-109e底郤及側部形成氧化物膜 110。藉滅壓CVD於整體表面上增長厚度約40ηιη之矽氮化物 膜後，矽氮化物膜使用CFC氣體進行各向異性蝕刻，而於 矽溝109a-109e俩部形成矽氮化物膜112，如圖8所示。 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨OX297公釐 -17 - 經濟部中央樣準局貝工消費合作社印裂 A7 _ 五、發明説明（15) 如圖9所示，於約1050Ό溫度進行氧化60分鐘形成元件 隔離LOCOS膜113a-113e。藉此將元件區隔離成N-型阱層 l〇5a至105c及P-型阱層106。L0C0S膜個別厚度為600-1 000 Π扭〇 如園10所示，於已經使用磷酸溶液去除矽氮化物膜後， 藉微影術於待形成雙極性電晶體之元件隔離及N-通路M0S 電晶體之規定區上製作光阻視窗。使用如此製成的光阻圖 樣作為阻罩，K加速能160-300keV及劑量約3xi012cm_s 植入一價硼I離子。如此形成雙極性電晶體元件隔離之通路 制止區115a及115b其毗鄰L0C0S膜113a、113c底部之P-型 Si基材101供元件隔雔膜處。又於P-型阱層106形成N-通路 M0S電晶體之防擊穿層115c。此種例中，通路制止區115a 、115b設置有間隔而達N-型包埋集極層102a’至於離子植 入之加速能條件，設定植入深度Rp其約略等於或略微大於 元件隔離L0C0S膜厚度。 設置通路制止層115a、115b可改良雙極性電晶體之元件 隔離酎受電壓。又經由元件隔離L0C0S膜提供通路制止層 115a、115b其為本發明之具體例特激，可確保足夠元件隔 離射受電壓，同時避免當於1050-11501C溫度進行加熱處 理俾增長N-型通路外延層104及形成N-型阱層1〇5’ P-型阱 層106及元件隔離L0C0S膜113a-113e時因通路制止層之横 向擴散導致HPN電晶體基於與N-型包埋集極層l〇2a形成的 接面上之集極-基材電容增高。又於相同步«，經由形成 N-通路型M0S霣晶體之防擊穿層115c，而未增加步驟數目 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ,„ ^---Γ------ 襄------ΐτ------^ (請先閲讀背面之注意事項再填苒本頁) Β7五、發明説明（16 ) 良性 改久 可耐 ， 路 使 於 基 於 S-·" 埋 包 中 體 路最極 通用集 通 短 及 壓 電 受 耐 極 源 1 極 汲 之 體 晶 電 S ο Μ 型 為 1積 寸面 尺之 小層 晶 電 的 Si 原 計 設 之 術 技 理 處 ΙΒ 3 ο 2 約 度 長 邊 周 及 2 0 w 3 I極 接集 材 基， T中 極體 集 晶 量 電 半 之 約明 , 發 時本 i據 根 1此 約因 度 〇 深據 有佔 具部 極逢 集周 埋被 包容 當電 經濟部中央標準局員工消費合作社印製 基材電容比較根據發明之包埋通路制止層可降至約半量。 如圖11所示·於藉氧電漿灰化去除光阻後，藉微影術於 待形成P-通路MOS電晶體之規定區上製作光阻視窗。使用 如此製成的光阻圖樣作為胆罩，以劑量約4X10 12cm_ 2 及加速能20keV植人硼（B)離子。如此形成雜質層116供控 制P-通路M0S電晶體之閧電壓。使用該光胆圖樣作為阻罩 *以劑量3><1212(：111-2及加速能1801^以植人磷離子而形 成P-通路M0S電晶體之防擊穿層114。經由設置防擊穿層 114，可改良P-通路M0S電晶體之汲極-源極耐受電壓及短 通路耐久性。 如圖12所示，於光阻已經藉氧電漿灰化去除後，藉微影 術於待形成N-通路M0S電晶體之規定區上形成光阻視窗。 使用如此製作的光阻圖樣作為阻罩，以劑量3 X 1 0 12 c m _ 2 及加速能40keV植入硼（B)離子。如此形成雜質層117用來 控制N -通路M0S電晶體之闥電壓。因控制閾電壓之離子植 入，P-通路MOS電晶體之閾電壓為-0.5至-0.8V及N-通路 M0S電晶體之闕電壓為0.5-0.8V。 如圖1 3所示，已經藉氧電漿灰化去除光阻後，使用藉微 _ 1 η _ 本紙張尺度適用中國國家標羋（CNS ) Λ4規格（210X297公t〉 ^---Γ-----裝------訂------旅 (請先閲讀背面之注意事項再填寫本頁) 19 經濟部中央標準局員工消費合作社印製 A7 B7 ____ 五、發明説明（17丨 影術於集極阱層l〇5b表面上形成的光阻圖樣作為阻罩，以 劑量3xl0l3cm-2及加速能10-20keV選擇性植人硼（B)離 子而形成NPN電晶體基極層118。 如圖14所示，已經藉氧電漿灰化去除光阻後，型外延 層104之全表面於約9〇〇i0溫度接受氧化30分鐘形成閘極氧 化物膜119a、119b及119c，各厚約lOnm。使用藉微影術形 成的規定光阻圖樣作為阻罩，使用氟化銨及氫氟酸混合溶 液選擇性蝕刻NPH雙極性電晶體之射極區之閘極氧化物膜 而形成開口 120供延伸射槿電極。 於已經藉氧電漿灰化去除光阻後，使用矽烷氧體藉減壓 CVD，於外延層104全表面上形成厚約300nm之多晶矽膜供 製作各元件電極。隨後使用HPN雙極性電晶體之規定光阻 _樣作為阻罩，K劑量5X10 15 cm - MX 10 16 cm - 2及加 速能約60keV植入砷（As)離子。皤後藉氧電漿灰化去除光 阻。使用M0S電晶體之規定光阻圖樣作為阻罩，以劑量1.5 X 1015cn| - 2 _3Χ：1()16{：ΙΠ - 2 及加速能約 40keV 植入磷離 子。 於已經藉氣電漿灰化去除光阻後，於700t：溫度使用 TE0S及氧之混合氣體藉減壓CVD，於多晶矽膜全表面上形 成厚約1 20-250nm之氧化物膜。随後如圖15所示*使用規 定圖樣作為阻罩，使用CHF3，氨及氧之混合氣體乾式蝕刻 如此形成的氧化物膜。前述多晶矽膜使用SFB$ (：2(：1卩5混 合氣髖進行各向異性触刻形成射極電極121對NPN雙極性電 晶體提供片電阻100-200Ω/□，及形成閘極電極122a及 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X297公t ) 一 2 0 * J---Ί-------裝------訂------冰 yav (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局貝工消费合作社印装 ΑΊ ____Β7 五、發明説明（18 ) 122b而對P-通路MOS電晶趙及N-通路MOS電晶體提供片電姐 20-40Ω/□。於各罨極上形成個別厚gl2〇-250nm之氧化 物膜 123a-123c。 如圖16所示，於藉氧電漿灰化去除光阻圖樣後，使用藉 微影術形成的光阻圖樣及P-通路M0S電晶體之閘極電極 122a及閘極電極之氧化物膜123b作為阻罩，使用劑量5X 1 0 12 c ® ' 2及加速能約20keV植入硼離子而以與閘極電極 自行對正方式形成P-通路M0S電晶體之LDD層124。LDD層 124具有接面深度約〇.2w π及表面澹度lx l〇i8cin - 3 。随 後藉氧電漿灰化去除光阻。 如圖17所示，使用藉微影術形成的光阻圈樣及η-通路 M0S電晶體之閘極電極122b及閘極電極之氧化物膜123c作 為阻罩，K劑量約1 X 10 n cra - 2及加速能約40keV植入磷 離子而W與閘極電極自行對正方式形成N-通路MOS電晶體 之LDD層125。LDD層125具有接面深度約0.2« m及表面濃度 lx 1 0 18 c m - 3 。隨後藉氧電漿灰化去除光阻。 經由使用TE0S及氧之混合氣體進行減壓CVD，於全表面 ±形成厚約150nia之氧化物膜而製造各電極側壁之絕緣膜。 如圈18所示，如此形成前述氧化物膜使用CHF3，氣及氮 之混合氣體進行各向異性蝕刻形成NPN雙極性電晶體之射 極電極之側壁氧化物膜丨26，P-通路M0S電晶體之第一閘極 電極之側壁氧化物膜126，及N-通路M0S電晶體之閘極電極 側壁氧化物膜1 2 6。 如圈19所示•使用藉微影術形成光阻圖樣及HPN電晶體 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公漦） ^ 裝 訂 京· (請先閲讀背面之注意事項再填寫本頁) 21 經濟部中央標隼局員工消費合作社印製 A7 B7 五、發明説明（19 ) 之射極電極之側壁氧化物膜126，氧化物膜123b，及P-通 路MOS電晶體之閘極電極之側壁氧化物膜126作為阻罩，以 劑量約5x 1015cm - 2及加速能約lOkeV植入砸I雜子而K與 各電極之側壁氧化物膜自行對正方式形成NPN電晶體之外 基極層127及P-通路M0S電晶體之源極-汲極層128。外基極 層127及源極-汲極層128各自具有接面深度約0.2w m及表 面濃度 1X10 2° cm_ 3 。 如圖20所示，於已經藉氧電漿灰化去除光阻後，使用藉 微影術形成的光阻圖樣，氧化物膜123c及N-通路M0S電晶 體之閘極電極之側壁氧化物膜126作為阻罩，K劑量約5 X 1 0 15 c m — 2及加速能約4 0 k e V植入砷（A s )離子形成H P N電晶 體之集極接觸層130，也Μ與各電極之側壁氧化物膜自行 對正方式形成Ν-通路M0S電晶體之源極-汲極層129。源極-汲極層129及集極接觸層130各自具有接面深度約O.lw ia及 表面濃度1 xi〇2<) c m - 3 。 如圖21所示，已經藉氧電漿灰化去除光阻後，於氮氣氛 下於900 °C溫度進行加熱處理約30分鐘而使NPN雙極性電晶 體之射極電極121之砷（As)經由開口 120掮散入基極層118 供延伸射極電極因此形成射極層131。射極層131具有接面 深度約0 . 0 5 w m及表面濃度3 X 1 0 2G c in _ 3 。 根據本發明之第一具體例，經由藉微影術於元件隔離 L0C0S膜113a及113c及P-型阱層106之規定區製作光阻視窗 ，及經由使用如此製成的光阻圖樣作為阻罩經由擴散雜質 形成元件隔離之通路制止區115a、115b及N -通路M0S電晶 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公炝） 〇 Λ 一 2 2 - J ρ — 訂 線 · - Ϊ. (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（20 ) 體之防擊穿層115c，可確保足夠元件隔離耐受電壓同時防 止當於1050-11501^溫度進行加熱處理而增長N -型通路外 延層104及形成Ν -型阱層105，Ρ -型阱層106及元件隔雜 L0C0S膜113a-113e時，因通路制止層横向擴散而於ΝΡΝ電 晶體之其係基於於N-型包埋集極層102a形成的接面之集極 -基材電容增高。又，於同一步驟，經由形成通路M0S電 晶體之防擊穿層115c而未增加步驟數目，可改良N-通路 M0S電晶體之汲極-源極耐受電壓及短通路耐久性。 現在參照圖22-27步驟順序之剖視圖說明本發明之第二 具體例。 該方法之特徵為經由於低度濃縮元件隔離擴散層上形成 的薄元件隔離膜，藉離子植入於薄元件隔離膜下方形成通 路制止層。換言之如圖27所示，於P-型Si基材201上形成 NPN雙極性電晶體之N-型包埋集極層202a及P-型M0S電晶體 之K-型包埋阱層202b，然後於P-型矽基材201之全表面上 形成外延層204。然後形成低濃度P -型元件隔離擴散層 205a、205b作為元件隔離，其係由N -型外延層204頂部形 成達P -型Si基材201，構成N -通路M0S電晶體阱層之P -型阱 層206c及係由N -型外延層204頂部形成達P -型Si基材201， 形成薄元件隔離膜213a-213e，然後通過元件隔離膜 213a-213e藉雛子植人形成通路制止層215a-215c。 首先類似圖1所示第一具體例，使用具有藉微影術於待 形成NPN雙極性電晶體及P -通路M0S電晶體區製作視窗之光 阻圖樣作為阻罩，由P -型Si基材201表面將砷（As)或銻（Sb) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公楚） ^ r------^裝------訂------旅 /1- (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標隼局員工消費合作社印聚 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） A7 B7 五、發明説明（21) 離子植入P-型Si基材201表面，Si基材2 01具有電姐率10Ώ cm及攙雜硼（B)之平面取向（100)。離子植入係使用離子植 入劑量約IX 1015cm_ 2及加速能40-60keV進行。 如圖21所示，於光阻已經藉氧電漿灰化去除後，於1150 - 1 200 t：溫度範圍進行加熱處理15-30分鐘形成N-型包埋層 102a及N-型阱層102b具有接面深度l-2u m及片電阻50-150 Ω /□ ° 如圖22所示，於P-型Si半導體基材201表面上形成厚0.6 -l.Ow m及因As(砷）或P(磷）雑質具有電胆率1-5Ώ cih之H-型外延層104。《-型外延層104係於1050T!溫度及約80X 133.322壓力使用二氛矽烷及胂之混合氣體形成。 類似圖3所示第一具體例，使用於N-型外延層204表面上 形成且於待形成NPN雙極性電晶體及P-通路M0S電晶體區上 藉微影術製作視窗之光阻圖樣作為阻罩，P(磷）離子由N-型外延層204表面植入。離子植入係K劑量1 X 10 13 cm — 2 及加速能lOOkeV進行。 於已經藉氧電漿灰化去除光阻後，如圖23所示，藉微影 術於待形成雙極性電晶體之元件隔離區及N-通路M0S電晶 體區製作光阻視窗。使用如此製成的光姐圖樣作為阻罩植 入硼（B )。此例中離子植入係以劑量1 X 1 0 13 -2 X 1 0 13 c m — 2 及加速能約2 0 k e V進行。 然後光阻藉氧電漿灰化去除，於氮氣氛下於1100C溫度 進行加熱處理90-150分鐘。如此如圖24所示，形成擴散層 深度0.6-1.Oti m及表面濃度約5X 10 16 cm — 3之N-型阱層 -24 - ^---Γ------衣------1T------i ./H. (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標隼局負工消費合作社印裝 A7 B7 五、發明説明（22 ) 205其達NPN雙極性®晶體之H-型包埋集極層202a及P-通路 M0S電晶體之N-型包埋阱層202b。又，同時形成具有擴散 層深度0.8-1.5« m及表面濃度約7X 10 16 cm· 3之雙極性 電晶體之P-型隔離層206a、206b及N-通路M0S電晶體之P-型隔離層206c其達P-型Si基材201。如此將N-型阱層205分 成NPN雙極性電晶體之N-型集極阱層205a及型阱層205b > 206b ° 於氧氣氛下於lOOOt：溫度於N-型外延層204表面上藉加 熱氧化形成氧化物膜207後，形成矽氮化物膜208其於形成 L0C0S膜時用作選擇性阻罩。使用二氯矽烷及氨之混合氣 體藉減加CVD形成厚約120ηιπ之矽氮化物膜208。 如圖25所示，使用藉微影術於矽氮化物膜208上形成對 應於元件隔離區之規定光阻圖樣作為阻罩，藉乾式蝕刻去 除矽氮化物膜。供乾式蝕刻，使用CFC氣體與溴（Br)氣體 之混合氣體。隨後如圈26所示*已經藉氣轚漿灰化去除光 阻後，於1050 t：溫度進行氧化約60分鐘形成場L0C0S膜 213a-213e。各 L0C0S膜厚度為 400-800nB。 如園27所示，於分別使用磷酸溶液及氟化銨（NH*F)與氫 氟酸（HF)之混合溶液去除矽氮化物膜208及氧化物膜207後
，藉微影術於待形成雙極性電晶體元件隔離及N-通路M0S 電晶體之規定區製作光阻視窗。使用如此製成的光阻圖樣 作為阻罩，K加速能15〇_250keV及蜊量約3xi012cn_2 植入一價硼離子。如此形成雙極性電晶體之元件隔維用通 路制止區215a、215b其毗鄰L0C0S_ 213a、213c底部供於 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇X 297公釐） J.--.-------裝------訂------泉 {請先閱讀背面之注意事項再填寫本頁) -25 - 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（23) P-型元件隔離層20 6a、206b之元件隔離。N-通路MOS電晶 體之防擊穿層215c也形成於P -型阱層206c。此種情況下至 於離子植入之加速能條件，設定Rp其約略等於或略大於元 件隔離L0C0S膜厚度。 藉此方式於具低濃度P-型元件隔離層上元件隔離膜213a 、213c被氧化處，組成P-型元件隔雛層之雜質亦即硼雜質 被攝取人場L0C0S膜之氧化物膜內，故恰位於場L0C0S膜 213a、213c下方之P-型元件隔離層206a、206b雜質湄度下 降。雜質濃度降低將於場L0C0S膜下方形成排空層或反相 層，如此降低元件隔離耐受電壓。為了防止此種不便恰於 場L0C0S膜下方需要通路制止層215a、215b。 隨後經由第一具體例之相同步驟，第二具體例中也形成 雙極性電晶體，P-通路M0S電晶體，N-通路M0S電晶體及各 元件隔離區。 根據本發明之第二具體例，藉微影術於場L0C0S膜213a 及21 3c及P-型阱層206之規定區製作光阻視窗，及使用如 此製作的光阻圖樣作為阻罩經由擴散雜質而形成元件隔離 之通路制止區215a、215b及N -通路M0S電晶體之防擊穿層 215c，可確保足夠隔離耐受電壓，同時防止當於1 0 50-1150 °C溫度進行加熱處理俾增長N -型通路外延層204及形 成 N-型畊層 205a、205b，P-型附層 206a、206b 及場 L0C0S 膜213a-213e時，因通路制止層之横向擴散導致HPN電晶體 之集極-基材電容增高。又，於同一步驟，經由形成H -通 路M0S電晶體之防擊穿層215c，可改良N-通路M0S電晶體之 本紙張尺度適用中國國家標準（CNS ) A4規梏（210X 297公漦） J---；-----1 裝------訂------Λ (請先閲讀背面之注意事項再填寫本頁) A7 B7 五、發明説明（24) 汲極-源極耐受電壓及短通路耐久性而未增加步驟數目。 此外，於前述發明中，當形成隔離雙極性電晶體及防擊 穿層115a-115c及215a-215c之通路制止層時，離子植入一 價硼。但可離子植入二價或三價硼。此種情況下若擴散深 度Rp為恆定，則可減低加速能。 如前述，本發明包含下列步驟：於元件隔離絕緣膜上形 成具有視窗之阻罩膜及由半導體層表面形成達半導體基材 之第一雜質擴散層，該半導體層於待形成元件區具有視窗 :及同時藉離子植入經由阻罩膜視窗將雜質引進半導體基 材之元件隔離區及第一雜質擴散層而形成第二雜質掮散層 其毗鄰元件隔離膜底部及第三雜質擴散層於第一雜質擴散 層。如此提供一種製造半導體積體電路裝置之絕佳方法， 其可實現高元件耐受電壓及低寄生電容。 (請先間讀背面之注意事項再填寫本頁) 裝- 、-0 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國國家標準（〇~5)六4規格（210'/ 297公楚） 27