TW383490B - Integrated circuit having signal collectors for bond pad access of embedded cores - Google Patents

Description

A7 B7 —1—-------—--- '~~~~*— —_ 五、發明説明（1 ) 發明領域 廣義來說，本發明與積體電路内的測試與模倣有關， 詳細來說，與其内具有多嵌入核心電路的積體電路的測試 與模倣有關。 發明背景 積體電路的傳統設計是測試與功能電路都混合在同一 電路内。採用此種方法，一般來說’測試電路需佔用積體 電路内相當大的部分，這是吾人所不欲見的，因為它使得 可供功能電路使用的區域大幅縮小。舉例來說，圖1是使 用256個接墊存取積體電路的功能電路，它的功能電路嵌 在多核心之中，如微處理器、數位信號處理器、R〇M及 ♦。為簡單計’電源/接地的接勢在圖中未顯示。傳統的ieee STD 1149.1測試存取埠(TAp)包括在圖丨的積體電路中。 TAP是用來掃瞄存取各種測試/模倣電路，這些電路與功 能電路混合在一起，大約佔用積體電路内15_2〇%的可用 區域。 經濟部中央樣準局員工消費合作杜印製 因此，需要提供一種方法，它可減少測試/模倣電路 所需的電路區域，特別是在多核心的積體電路中。 本發明提供一種積體電路的架構，其中絕大部分的測 試電路與功能電路分離。在此虚，唯一愛要混合入功能電 路内的測試電路是測試點。這些測詖點都是位於功能雷路 内的重要點以供測試。一般來說，測試點位於定義明確之 數位及類比電路核心的周界。測試點提供電路核心間相互

本紙張尺度剌 twi?7^s ) ( 21〇xl^tT 經濟部中央標準局員工消費合作社印製 A7 _______ _ B7 五、發明説明（2 )" 一"一" 〜〜-— 連，的測試’以及雷賴心太身侧一遠。由於它們的 簡=’測試騎功能電路性能的影響會小於掃晦單元(咖 ce )。本發明的主要測試電路以獨立的結構存在稱之為 測試存取柵(test access grid)。測試存取栅提供所有積體電 路:共同的測試骨架，且它的架構與要使用它的功能性電 路’醞。測試存取柵允野數位與類比的測試存取，直接來 ，積體包路的接餐或/及來自位於測氣存取知巧的掎趙單 元·04試存取柵與功能電路内的測試點是經過測試路線層 (test routing layer)連接。每一個單獨的功能電路有其專用 的路線安排，經過測試路線層將功能電路内的測試點搞合 到標準化的測試存取柵。 本發明進一步提供：靜電放電保護電路的可程式開/ 關控制；一種電性隔離節點的掃瞄架構，可從單掃瞄單元 更新記憶體；以及位元映射設計與可重覆使用的掃瞄路徑 以$行内建的自我測試。 本發明進一步提供一種具有可選擇接墊1/〇的積體電 路；一種具有獨立操作的嵌入式掃瞄資源的積體電路；一 種具有信號收集器與接墊配置的積體電路，使接墊能對信 號收集器做最大存取。 圖式概述 圖1說明傳統積體電路，它的測試與模傚電路與功能 電路混合在一起。 圖2說明按本發明的接墊隔離特性。 -4- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先間讀背面之注意事項再填寫本頁)

經濟部中央標準局員工消費合作社印製 A7 — -------------- B7___ 五、發明説明（3 ) — ~- 圖3今3A說明按本發明的積體電路，它具有功能電路 丄測試路賴、以及職存取柵.，是電路中的三個隔離概 念層。 圖H圖3之測試存取柵的細部說明。 圖4A是圖4之接餐開關電路的細部說明。 圖4B是圖4A之控制電路的細部說明。 圖4C是圖4B之解碼器電路的真值表。 圖4D是圖4之接墊開關與接墊方向線間的連接。 圖5說明連接到圖4之拇線的.數位掃瞒單元。 圖5A是圖5之數位掃瞒單元的細部說明。 圖5B是圖5A之控制電路細部說明。 圖6是連接到圖4之柵線的類比到數位掃瞒單元。 圖6A是圖6之類比掃瞒單元的細部說明。 圖6B是圖6A之控制電路細部說明。 圖6C是圖6之類比測試介面細部說明。 圖7A-7F說明圖6之掃瞒路徑中的數位掃猶單元、類 比掃瞄單元與類Λ測試介面的各種可能架構。 圖8說明連接測試存取栅之栅線與功能電路中之後入 式測試點的測試路線層。 圖9Α-9Ε說明使用測試存取桃存取數位電路的各種方 法。 圖10Α-10Ε說明使用測試存取栅善取類比電路的各種 方法。 圖.11 A-11D說明使用測試存取柵存取類比到數位電路 本紙張尺度適用中國國家標準（CNS ) Α4规格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁)

經濟部中央標率局員工消費合作社印製 五、發明説明（4 的各種方法。 圖12A-12D說明使用測試存取柵存取數位到類比 的各種方法。 电略 圖.13說明邊界掃瞒單元與靜電放電保護電路結3 之概念電路層、接墊及圖6的測試存取埠與類比測試介面 〇 圖13 A詳細說明圖〗3的靜電放電保護電路。 圖13B說明當介接的積體電路的電源電壓不同時，圖 13A的靜電放電保護如何作用。 圖13C說明控制圖13A的許多靜電放電保護電路的安 排。 圖14說明嵌在功能性電路内許多的測試點群，每一群 連接到測試存取栅各自的柵線。 圖15-15B說明測試積體電路之數位電路核心的傳統掃 瞒設計® 圖16說明積體電路内連接到電路核心以及測試存取柵 的輸入測試點與輸出測試點，以容許經由測試存取栅測試 電_路核心。 圖16 A詳細說明圖16的輸入測試點。 圖16B詳細說明圖16的輸出測試點。 圖16C詳細說明圖16A的匯流排維持器(bus holder)電 路。 圖17說明連接到積體電路電路核心間的外部測試點， 同時也連接到測試存取柵以容許電路核心的測試。 -6 - 本紙張尺度適用中國國家標準（CNS ) A4規格（们公釐） (請先閎讀背面之注意事項再填寫本頁)

A7 B7 五、 發明説明（5 圖17A詳細說明圖17的外部測試點。 圖職明_電路之電賴心_連触及連接 存取柵的另一種外部測試點。 '： 圖18A詳細說明圖18的外部測試點。 圖19與19A'說明用於測試具有雙向數位信號線之核心 的傳統掃瞄單元設計。 、 圖20說明連接到電路核心與連接到測試存取柵的雙向 測試點，供測試具有雙向信號線之電路核心。 圖20Ak明:圖2〇之雙向測試點—的細部。 圖21與圖20相同’但說明雙向測試點的另一具體實例 〇 圖2]：A:說明圖21之雙向測試點的細部。 圖22說明雙向測試點，輸入測試點與輸出測試點的配 置，容許主電路核心與許多從電路核心經由測試存取柵存 取 f諳先聞讀背面之注意事項再填寫本頁}

V

-、1T 經濟部中央標準局員工消費合作社印黎 圖22A說明圖22之輸入測試點與雙向測試點間交連的 細部。 圖23說明圖4之接勢開關I/O可程式性的概念，以容許 接些存取圖22的電路核心。.. 圖24說明容許功能性電路内的許多節點可經由測試存 取柵監視的配置。 圖25 A-25C概念性說明使用圖4與圖6說明的結構存取 類比電路的各種模式。 圖26 A-26D說明使用圖4與圖6的結構存取組合邏輯的 -7- f 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 經濟部中央標準局員工消費合作社印製

A7 _B7 _ 五、發明説明（6 ) 各種模式。 圖27說明使用圖24的監視探針與圖6的掃瞄路徑監視 功能性電路之指定節點的方法。 圖28說明使用圖6的類比掃瞄單元與類比測試介面， 結合圖24的監視探針監視功能電路之節點的方法。 圖29說明連接到測試存取柵的許多輸入與輸出測試點 ，以經由圖4的接墊開關與圖6的掃瞄路徑提供核心存取。 圖30與30A說明許多相互連接的測試點群可經由測試 路線層共用線路。 圖31與31A說明許多相互連接的監視探針群及測試點 群，可共用測試路線層中的路線。 圖32說明按本發明的嵌入模倣與内部可掃瞄核心。 圖33說明嵌入的測試控制器’它可選擇性地取代測試 存取奉以控制、本發明使用的掃瞄路徑。 圖33A說明圖33之測試存取埠中的電路，它容許選擇 圖33的嵌入測試控制器並與其通訊。 圖34是圖33之嵌入測試控制器的方塊圖。 圖35說明圖34之掃瞄資源的結構與工作。 圖36說明圖34之BIST資源的結構與工作。 圖36A說明圖36之測試控制器的細部。 圖36B說明圖36A之狀態機的狀態圖。 圖37說明圖34之類比資源的結構與工作。 圖38說明按本發明之積體電路中電源供應接塾與丁Ap j 接I的配置。 I 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) "-- 訂— I Hi m nn 丨ψ· 經濟部中央標準局員工消費合作社印製 A7 _______B7 五、發明説明（7 ) 詳細說明 在圖2的例中’傳統的捕捉-位移-更新(ca.pture-shift-update ; CSU)型的掃瞄單元23可從TAP掃瞄-存取，並控 制隔離元件25。隔離元件25可以是3級緩衝器或傳輸閘， 受掃瞄單元23的控制。因此，TAP可以用來使所有的接墊 與功能性電路隔離。同樣地，TAP也可經由TAP的掃晦路 徑21存取功能性電路内的内部掃瞄單元。 圖3與3A顯示功能性電路、測試路線層、以及測試存 取柵，概念上是電路的三個分離層。測試路線層提供功能 性電路與測試存取柵的連接。測試存取柵經過測試路線層 提供接塾或/及掃瞄測試存取到功能性電路。接整接經由 隔離元件25連接到功能性電路，也連接到測試存取柵。為 能清楚說明，圖3與3A僅是概念圖。該栅與功能性電路在 積體電路中可以是但不一定必須是分離的金屬層，且測試 路線層可以是也不一定非是嵌在兩金屬層間的通道。從圖 3A顯示概念性的結構可以實體瞭解，無論是採用何種方 法’對積體電路的整體設計都有助益。 在本文中所揭示的所有掃瞄路徑，以IEEESTD1149 Λ 中所描述傳統的測試資料暫存器(Test Data Registers)實施 較佳’包括IEEE STD 1149.1中所描述的傳統捕捉-位移_更 新(CSU)類型的掃瞄單元。提供給測試資料暫存器的傳統 TAP控制輸入是來自TAP控制器與指令暫存器，亦是在

IEEE STD 1149.1中描述’在本文中稱為ctl。因此，IEEE STD 1149.1列為本文的參考。 -9- 本紙張尺度適用中國國家標準（CNS ) Α4規格（2!〇'〆297公釐） (請先閣讀背面之注意事項再填寫本頁) 訂 A7 B7 五、發明説明（8 ) 圖4-4D顯示測試存取栅與其結構的第一部分。第一 部分包括(1)使用IEEE STD 1149.1串列測試存取的tap，(2) 連接到每一個接墊的接墊開關41，（3)傳導柵線對43，它 定義測試存取柵並延伸於相對的接塾與接餐開關之間，以 及(4)園繞於測試存取柵配置的一或多條方向線(DiR1與 DIR2)。當功能性電路於正常(非測試)操作期間，接墊開 關使接墊與柵線及隔離元件25隔離，以允許功能性〗/〇通 過接蟄。在測試模式時，功能性I/O被隔離元件25關閉， 接墊開關41將柵線連接到接墊或測試1/0。 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 接墊開關有三個發送信號端：Cl、C2、C3。C1端連 接到接# ’ C2與C3端連接到柵線對，如此，任何一個接 墊開關的C2，都與對面接墊開關的C3連接。接塾開關也 有端點供掃猫輸入(SI)、掃瞒輸出（so)與掃瞒控制(CTL) ’如圖4A所示。掃瞄路徑45的配置是經過接墊開闕内傳 統的捕捉-位移-更新(CSU)掃瞄單元與控制電路(CR1)。接 墊開關還有方向(DIR)輸入，它容許接墊開關的工作如同 一I/O ’以及從CR1的程式輸出(PRG)。PRG輸出是解碼自 掃瞄單元内的CR1(如圖4B所示），並使得接墊開關的C2輸 出與DIR1/DIR2連接，或連接DIR1/DIR2線與輸入給接勢 開關的DIR ’如圖4C之真值表所示。圖4D的三級緩衝器 使得接墊開關41與DIR1/DIR2線的連接方式乃是反應PRG 的輸出。一般來說，圖4D中的緩衝器是根據圖4C中所指 定的連接啟動，其它的緩衝器均關閉。不過，緩衝器48與 49可一同啟動以將C2連接到DIR1與DIR2。經由增加連接 -10- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公着；） 經濟部中央標準局員工消費合作杜印製 A7 B7 五、發明説明（9 ) 到CR1的CSU及適當地修改解碼器，即可很容易獲得任何 所需的緩衝器啟動及/或關閉組合。 CSU調即接塑·開關的輸入、輸出、1/〇、或斷路等架 構。如果接墊開關的架構是輸入，出現於接勢的資料是從 端點C1經過接墊開關到端點C2，該端點耦合至柵線。如 果接勢開關的架構是輸出，出現在柵線的資料核合至C2 端點’經過端點C2傳輸給接塾。當CSU44的輸出為邏輯〇 時，CSU44與AND閘46允許C1與C2選擇性地隔離。當 CSU44的輸出為邏輯1時，C1與C2間的方向流由CSU47或 DIR經過多工器決定。如果接墊開闕的架構是1/〇作業，DIR 端點調節接墊開關的輸入或輸出作業。PRG解碼器允碑一 個接墊開關做為一組其它接墊開關的DIR控制，這些接墊 開關用來將I/O匯流到功能性核心。使用接整開關匯流1/0 的細節將在圖23中進一步描述。接墊開關的C2與C3端點 允許測試測試存取柵中柵線的連績性。例如，接些128與193 的C2上的信號輸出可分別在接墊193與128上驗證。 圖5-5B顯示測試存取柵的第二部分。此第二部分包括 在每條柵線上配置數位掃瞄單元(DSC)。DSC經由掃瞄路 徑對在50處連接到TAP ’以允許位移資料到達及離開DSC 。每一個DSC可控制柵線連接到邏輯1、邏輯〇、或3_級條 件(圖5A)。DSC包括DIO處的3-級I/O，它受掃瞄路徑對50 中的可掃瞄控制電路(CR2)控制。如圖5B中所示的CR2， 掃瞄路徑對50包括兩條分離的掃瞄路徑51、52，串列資料 流從SI通過DSC到SO。掃瞄路徑52通過控制電路(CR3)， 本紙張尺度適用中國國家標準（CNS) M規格（210><297公釐） -^—^1 I 1 - { i i in (^ϋ It— II 11^^ ·— ·- - - ! tn、一-eJ . :.... (請先聞讀背面之注意事項再填寫本頁) 01. A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（10 ) ~ 它是用來架構掃瞄路徑51。掃瞄路徑51包括兩個csu，在 DIO處控制3-級I/O。掃瞄路徑51可被(：113與多工器54架構 ’因此資料從si到so可流經兩個csu、一個CSU53、戍 從SI直接到SO。此外，掃瞄路徑51可架構成資料從DI〇直 接流出SO。CSU53的捕捉輸入(標註為C)連接到csu内的 捕捉/位移記憶體’ CSU的更新輸出(標註gu)分別來自各 自CSU内的更新記憶體。傳統的捕捉/位移與更新記憶體 分別如圖15A中的155與157所示。捕捉/位移記憶體155的 捕捉輸入標註為C，更新記憶體157的更新輸出標註為u<5 在掃瞄路徑52中的CR3可包括兩個CSU，以選擇多工器54 的4種可能架構。當掃瞄路徑51中的csu被旁通，多工器 控制CR3的輸出，最好選擇旁通架構用來閘離每一個被旁 通之CSU的捕捉、位移與更新控制，因此選擇旁通的時間 CSU即保持它的狀態。 圖6-6C顯示測試存取柵的第三部分。第三部分包括在 每條栅線配置類比掃瞄單元(ASC)。ASC與DSC放置於相 同的掃瞄路徑對50，以容許資料同時通過兩種類型的單元 。每一個ASC也連接到類比激勵匯流排(圖6A中的ASB)與 類比響應匯流排(圖6B中的ARB)。這些類比匯流排連接到 類比測試介面(ATI)，連接到類比輸入(AT1)與輸出(AT2) 的接墊。ATI與AT2是由IEEE STD P1149.4所定義，以輸 入/輸出測試功能電路的類比測試信號。雖然任何兩個接 塾都可疋義成類比測試信號的輸入/輸出，但以利用圖6c 中所示之1149.4標準的AT1與AT2接墊為佳。 -12- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先聞讀背面之注意事項再填寫本«) 訂 Ψ. > m HH· 經濟部中央標準局員工消費合作社印製 A7 __B7 五、發明説明（11 ) 如圖6C所見，ATI的控制電路(CR4)可連接/關閉 AT1/AT2接墊與ASC的ASB/ARB。同樣地，ASC也有一 個CR4，它可連接或關閉ASB與ARB，且柵線在AIO處耦 合ASC。在ASC中，掃瞄路徑52與多工器61架構掃瞄路徑 51的作業（圖6B)。掃瞄路徑51用來連接/關閉AIO與 ASB/ARB。在掃瞄路徑51的一種架構中（也可見圖6A)， 資料從SI流過兩個CSU到SO，它經由在AIO處的3級類比 I/O控制柵線與ASB/ARB的連接。在另一架構中，資料從 SI直接流到SO。當圖6B中的CSU被旁通時，多工器控制 可用來在被旁通的CSU處閘離CTL，方法如前述的圖5B。 在架構掃瞄期間，資料從TAP流過掃瞄路徑(架樽路 徑)52到所有的DSC/ASC，致所有的單元架構同時出現。 在資料掃瞄期間，資料從TAP流過已架構的掃瞄路徑(資 料路徑)51到所有的DSC/ASC。 圖7A-7F說明資料掃瞄路徑51的各種不同架構。圖7A 所顯示的架構是DSC與ASC所有的CSU與ATI掃瞄來自 TAP的資料。圖7B所顯示的架構是DSC所有的CSU與ATI 掃瞄資料，但僅兩個有陰影的ASC的CSU被選擇掃瞄資料 ，其它沒有陰影的ASC的CSU被旁通。圖7C所顯示的架 構是ASC所有的CSU與ATI被旁通，同時所有ASC的CSU 掃瞄資料。圖7D所顯示的架構是ASC所有的CSU與ATI被 旁通’且僅DSC的CSU53(圖5B)掃瞄資料。此情況的DSC 以半陰影顯示。圖7E所顯示的架構是ASC、DSC所有的CSU 與ATI被旁通，資料從TAP直接流過掃瞒路徑中的每一個 -13- (請先聞讀背面之注意事項再填寫本頁) 訂 •Ί. ^紙張尺度適用中國國i標準（CNS ) A4規格（210X297公釐）' A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（12 ) 單元。圖7F所顯示的架構是所選柵線上的資料直接流過 相關的DSC(見圖5A-5B)，且流過其它的DSC/ASC對，它 們的CSU被旁通，被輸入TAP。 圖7A所代表的測試存取栅掃瞄路徑架構是掃瞄測試 所有的DSCs/ASCs以及ATI。圖7B所代表的測試存取柵掃 瞄路徑架構是僅測試兩個ASCs、ATI以及所有的DSC。圖 7C所代表的測試存取柵掃瞄路徑架構是當測試僅包括 DSCs。圖7D所代表的測試存取柵掃瞄路徑架構是只測試 所有掃瞄路徑中每一個DSC的CSU53。圖7E所代表的是所 有單元被旁通’且資料在TDI進入TAP流過掃瞄路徑單元 並經由TDO離開TAP(見圖6中的TAP)以提供連接性測琴的 能力。圖7F代表一被選擇的DSC允許在它的柵線上的資料 直接通過’接著通過被旁通的單元與ATI，從TAP的丁DO 輸出的能力，它允許與柵線有關的功能性資料在TD〇被 即時監視。 圖8說明積體電路的功能性電路與測試存取柵的柵線 間以測試路線層（圖3-3A)連接的概念。每一個功能電路都 包括嵌入的測試點。測試路線層的作用是連接這些測試點 與柵線。柵線實質上佈滿整個積體電路，做為測試與模倣 信號的收集器/分配器。嵌在功能性電路内的測試點以連 間 度降至 容易存取的柵線是最接近的毗鄰柵線，因此，在積體電路 中相距較遠的兩核心，其測試點可連接在相同的柵線，因 -14- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） f·%先聞讀背面之注意事項再填寫本頁}

—^1 - - - 1.^m HI I - I 訂 nn ·Ε _ m mu nfi nn f . 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（13 ) 為它是最靠近兩核心的栅線。由積體電路接墊及/或 DSC/ASC所供應的信號’由相關的栅線分配到測試路線 層，供路線送到所欲的測試點’以及從所欲的測試點收集 信號，從測試路線層經由栅線提供到接墊及/或DSC/ASC 〇 圖9A-9E顯示各種不同的測試存取架構，其中功能性 數位電路與測試存取柵經由測試路線層連接。圖9A顯示 測試存取柵的接墊開關經由積體電路接墊提供測試輸入與 輸出路徑到數位電路。圖10B顯示測試存取柵掃瞄路徑51 的DSC提供測試輸入與輸出路徑到數位電路。圖9C顯示 的架構是接墊開關提供測試輸入及掃瞄路徑的DSC提供滴J 試輸出。圖9D顯示與圖9C相反的架構。圖9E顯示DSC提 供線上監視數位電路的能力(如圖7F)同時數位電路在正常 的功能模式(注意，此時接墊與柵線隔離）。 圖10A-10E與圖9A-9E相同，顯示各種不同的測試存 取架構’其中功能性類比電路與測試存取柵經由測試路線 層連接。圖10A顯示測試存取柵的接墊開關經由積體電路 接墊提供測試輸入與輸出路徑到類比電路《圖9B顯示測 試存取柵掃瞄路徑51的ASC提供測試輸入與輸出路徑到類 比電路。圖10C顯示的架構是接墊開關提供測試輸入及掃 瞄路徑的ASC提供測試輸出。圖l〇D顯示與圖l〇c相反的 架構。圖10E與圖9E相同，顯示ASC提供線上監視數位電 路的能力’同時數位電路在正常的功能模式。 圖Π A-11D說明當使用測試存取栅測試a/d轉換電路 -15- 本紙張尺度適用中國國豕標準（CNS ) A4規格（210x297公策） (讀先聞讀背面之註意事¾再填寫本耳)

、1T -m ίί 丨 ,Θ, 經濟部中央標準局員工消費合作社印製 A7 _____ B7 五、發明説明（14 ) 時的測試架構。圖11A顯示A/D經由接墊開關接收類比激 勵以及經由接墊開關輸出數位反應。圖11B顯示A/D接收 從ASB輸入到ASC的類比激勵以及經由DSC輸出數位反應 。圖11C顯示A/D經由接墊開關接收類比激勵以及經由掃 瞄路徑中的DSC輸出數位反應。圖11D顯示A/D接收從ASB 輸入到ASC的類比激勵以及經由接墊開關輸出數位反應。 圖12 A-12D說明當使用測試存取柵測試d/Α轉換電路 時的測試架構。與圖11A-11D中所描述的類同。 圖13更詳示本發明的各部分。TAP與ATI具有外部介

接到IEEE 1149.1/P1149.4六接腳測試匯流排。TAP與ATI 介接到測試存取栅，介接到功能性電路中的測試點14ι， 以及介接到傳統的邊界掃瞄單元，如(輸入單元）與 OBC(輸出單元）。測試路線層將功能性電路内的測試點介 接到測試存取柵的柵線。接整連接到功能性電路與測試存 取栅，亦如圖3中所示。在圖13的配置中，邊界掃瞄單元 可用來隔離接#，以取代圖2的隔離配置。每一個邊界掃 瞄單元可按傳統的方法控制，選擇性的隔離接墊與功能性 電路。 一般來說，積體電路的所有接腳都連接有圖13中所示 的ESD電路，以防止電壓尖波的破壞。傳統的ESD電路箝 制或限制接腳上的電壓在某預定的高、低位準之間。為能 測試混合信號1C中的類比電路，需要一有數位接腳能輸入 或輸出超出它ESD電路箝限的電壓位準。 為允許類比測試_接腳上能有較大的輸人或輸出電 -16- (請先閱讀背面之注意事項再填寫本頁)

A7 B7

五、發明説明（B 愿’本發明提供一種積體電路接腳上使用的ESD電路。圖 13中所示的輸入接腳與輸出接腳上的ESD電路^可選擇提 供或不提供ESD接腳的電壓箝位功能。如圖13A所示，ESD 電路包括兩個電晶體(T1與T2)與兩個開關(S1與S2)，T1的 射極連接到高電壓(+V極限），T1的基極經由S1連接到T1 的集極，T1的集極連接到接腳線^ T2的集極連接到低電 恩(-V極限），Τ2的基極經過S2連接到Τ2的集極，Τ2的射 極連接到接腳線。S1與S2是可經由ΟΝ/OFF信號控制的開 關’連接或關閉Τ1與Τ2的基極到集極的連接。 如果基極與集極連接，當接腳線的電壓超過ν+，T1 將導通接腳線與v+間的電流，提供高位準的ESD接唧箝 限。同樣地，當接腳線的電壓低於¥_，T2將導通接腳線 與V-間的電流，提供低位準的ESD接腳箝限。在此模式中 ’、T1與T2的作用就如同接腳線與V+與V-間的傳統ESD箝 位二極體。如果基極到集極的連接被關閉，耵與丁2就無 法導通接腳線與v+與v__電流，因此ESD的箝位能、 被關閉。 女.圖13所示，送到ESD電路的〇N/〇FF控制信號是來 自TAP ’例如來自由TAp控制的掃瞄路徑。當功能 性模式時，TAP輸出0N，ESD電路顯現傳統行為。當忙 處於測試模式時’ TAP輸出0FF，咖電路祕電壓i入 的功能關閉’因此’高於或低於正常位準（但仍在安全位 準)的電壓’可進入或離開數位接腳以測試類比電路。供 類比測試所狀齡_位輸人與輸出緩衝器(圖中未顯 -17- 經濟部中央樣準局員工消費合作社印製 A7 ____________ B7 五、發明説明（I6 ) 示），可以很容易地設計成能容忍類比測試電壓。ESD ΟΝ/OFF控制源可為ic接腳或掃瞄單元。每一個ESD電路 的S1與S2開關都有其獨立的〇N/〇FF控制，它可以選擇啟 動或關閉T1的高箝位特性或T2的低箝位特性，ή或T2兩 者的箝位特性，或T1與T2皆非的特性。要使ESD電路能 單獨選擇高及低的箝位特性，S1與S2的ΟΝ/OFF信號要分 開提供。每個接腳的每一個ESD的ΟΝ/OFF控制可由信號 控制線各自調節(例如從專用的掃瞄單元)如圖13A中的虛 線所示。 當主機板設計有不同電壓之積體電路(即5伏與3 3伏 的積體電路)需要交連時’也可使用圖丨3八的可程式ESd電 路。連接5伏與3.3伏1C的接腳，其上的可程式ESD電路可 被關閉’而連接相同電壓之IC的接腳上的ESD電路則可啟 動。此將允许5伏的1C與3.3伏的1C相連通，且不會涉及3.3 伏ic的箝位特性上限並載入5伏1(：的輸出。視1(：如何使用 ’接腳上的可程式ESD電路可由接腳偏壓選擇控制是高、 低、或高與低的箝位二極體啟動或關閉。 如圖13B所示’ 3.3伏的1C與5伏的1C及另一個3.3伏的 ic介接。可程式令ESD電路131與133的81開、幻開，或si 開、S2閉。兩種程式都關閉T1的高箝位，但後者的程式 仍保有T2箝位的能力，不過，它被前者的程式關閉。當 然，後者的程式需要至少兩個〇N/〇FF控制信號。ESD電 路135與137可被程式為S1與S2皆閉路，因為它不需要關 閉任何箝位特性。 -18- 本纸張尺度公II---:—— (請先閲讀背面之注意事項再填寫本頁) k. 訂 « —m m· »i-l· tln -- A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（17 ) -- 圖13C顯示許多可程式ESD電路隨制。qn/〇ff控 制可為連翻ESD電賴記健電路1：39所保存。記憶體 電路是從1C外部的來源載入。例如，外部載入的軟體可將 控制資料寫入暫存器’或控制資料可從外部硬體源載入暫 存器。记憶體電路139可小到1位元控制所有ESD的所有開 關，也可大到每一個開關都由丨個位元控制，或任何介於 其間的大小，視有多少開關需分開控制而定。 測試存取柵的ASC、DSC、ATI與接㈣關，以及嵌 在功能性電路中的測試點，以設計成能容忍及/或通過任 何測試功能性電路所需之電壓位準為佳。 圖14顯示測試存取栅中經由測試路線層連接到功能性 %路中測試點群141的柵線。此種安排的效果是，雖然每 二條柵線都是單獨的信號路徑，在測試期間由接墊或掃瞄 單元之一控制’但它確實有能力控制功能性電路内任何數 量的測試點。被柵線控制的測試點必須被選擇。在測試期 間，經由掃瞄測試點選擇啟動一或多個測試點與柵線一同 操作。連接到不同測試點群的所有柵線完全相同。每一個 測4點可將柵線與功能性電路隔離，以防止從柵線載入影 響功此性電路的性能。由於每一條柵線都能連接到許多測 試點，每一個DSC與每一個ASC以及每一個接墊都能用來 存取許多測試點。因此，例如掃瞄路徑51構成一可重覆使 用的掃晦暫存器，它可存取許多不同的測試點群。 圖15-15B顯示傳統掃瞄設計的範例，它用來測試積體 電路内的數位電路核心。一輸入掃瞄單元(ISC)置於每一 (讀先聞讀背面之注意事項存填寫本貰) # fn ftfn fim 訂 --- -19- A7 B7 經濟部中央操準局員工消費合作社印製 五、發明説明（18 ) 個核心的輸入端’輸出掃瞄單元則置於核心的輪出端。在 本文中所用的「核心」，可為内含整體功能性電路的任何 類型電路。例如，核心可為一簡單的組合邏輯方塊、記憶 體、或一完整的數位信號處理器。在正常作業期間，掃瞒 單元是「透明的」，資料流經過掃瞄單元多工器151(圖 15A-15B)進入與離開核心。在測試模式時，掃瞒單元經 過多工器151隔離核心，並允許它們分別被掃瞄單元的多 工器153、捕捉/位移記憶體155與更新記憶體157測試。一 種測試是按圖15之配置’驗證核心間的連接。另一種測試 是經由掃瞄輸入與輸出核心的測試模型以驗證核心。如果 核心很複雜，例如DSP，除了位於核心I/O邊界的掃瞄單 元外，核心内也有内部掃瞄路徑。 圖16-16C說明輸入測試點(ΓΓΡ)與輸出測試點(0TP)。 輸入與輸出測試點ΙΤΡ與ΟΤΡ各有一 3級輸入緩衝器(ΙΡ)與3 級輸出緩衝器(〇ρ) ’分別連接至它們的輸出與輸入。ΙΤρ 的輸入為FI，OPT的輸出為F0。與1C正常操作有關的功 成仏號被載於FI(核心輸入信號)與F0(核心輸出信號）。ιτρ 的輸出連接到相關的核心是為OTP的輸入。輸入到輸入緩 衝器IP與從輪出緩衝器〇P輸出被連接成一測試輸入/輸出 (TIO)，它經由測試路線層被送至測試存取柵。電路cR5 與CR6的結構與CR1相同，且可從TAP被掃瞄並與CR1同 樣地解碼，以選擇四種測試點模式設定中的任一種：正常 、路徑測試、核心測試、及隔離，如前所述。 FIB與FOB是核心本身真正的輸入與輸出緩衝器，在 -20- 本氏張尺度適用中國國家標準（CNS)从規格（210x297公瘦） (请先閲讀背面之注意事項其填寫本貰) m {Εν 訂 fn ilfli m I fn— 181^____ ~ d 1- 1· I 1 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（19 ) 此被重覆使用以供測試，並以圓虛線顯示它的重覆使用。 在正常模式，兩測試點的輸入與輸出緩衝器11>與〇]?被關 閉’功能輸入與輸出緩衝器(FIB與FOB)被啟動供正常操 作。在路徑測試模式時’ OPT的FOB與ITP的FIB被啟動。 同樣地’ OTP的輸入緩衝器ip與ITP的輸出緩衝器〇p被啟 動。此外’從核心到ΟΤΡ内FOB的輸出驅動被來自CR6的 輸出關閉’如圖16B内的「關閉」虛線所示。在此設定時 ’來自測試存取栅的測試資料可被輸入到〇11?的丁1〇，通 過ITP，經由ITP的TIO返回測試存取柵。此驗證兩核心的 相互連接。在核心測試模式時，〇7^的17〇3與111>的1713被 關閉。同樣地’ ΟΤΊΡ的0P與ΓΓΡ的IP被啟動。在此設定時 ’從測試存取柵來的測試資料可從ITP的TIO輸入到核心 ’以及從核心經由OTP的TIO輸出。此驗證核心電路。在 隔離模式時，ITP與OTP的三個緩衝器均被關閉。當在隔 離模式時，一匯流排維持器（圖16C)保持輸入到核心的資 料穩定。當其它核心被測試時，某核心的ITP與OTP可被 置於隔離模式。在隔離模式時，所有被隔離之核心的TIO 被從驅動中的相關柵線關閉，以允許其它核心的TIO驅動 栅線。 一個CR5可控制所有指定核心的ITP，且一個CR6可 控制所有指定核心的OTP。測試點的架空（overhead)基本 上是IP與0P。同樣地，如果不需要路徑測試，ITP的0P與 OTP的IP可予省略，即可減少每個核心I/O線的測試點架 空到3級緩衝器。在測試存取栅與TIO上的測試資料’可 -21 - (請先閲讀背面之注意事項再填窝本頁) k. ---訂

Aii nn 3^1 I - 本紙張尺度適用中國國家標準（CNS ) A4規格U10X297公釐) A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（20) 經由1C接墊與接墊開關或/及經由掃瞄路徑DSCs/ASCs通 讯。在圖16的例中，可以同時測試多個核心，圖中三個核 心的三個TIO對被連接到三個不同的柵線對，圖中顯示其 中之一。不過，所有的三個TI〇對也可連接到一個柵線對 〇 圖17與17Α說明交連核心間的外部測試點(Ετρ)。Ετρ 包括3級緩衝器171，交連於!70與幵之間，用以隔離核心 。同樣地，外部測試點也只能測試輸入或測試輸出，而不 此同時進行’因為只提供了 一個ΤΙΟ.。控制電路CR7的結 構與CR6相同，也具有正常、測試輸入、測試輸出、與隔 離等四種模式。在正常模式時，〇ρ與jp被關閉且緩衝器171 被啟動。在測試模式時，Ip被啟動，而〇ρ與緩衝器171被 關閉。在測試輸出模式時，0P被啟動而正與緩衝器171被 關閉。在隔離模式時，ETP的所有三個緩衝器均被關閉。 對某指定核心進行測試/評估可經由將位於核心輸入的 ETP置於測試輸入模式，將位於核心輸出的Ετρ置於測試 輸出模式，接著使用TIO提供核心激勵並接收核心輸出， TIO亦如前所述般地經由接墊開關或DsCs/ASCs存取。例 如’當存在的核心大到無法很容易提供圖16的ITP與OTP 時’圖17的ETP法很管用。同樣地，一個CR7可控制所有 與核心共同輸入(如輸入匯流排)有關的外部測試點，故Cr? 電路的數量有限。如果一個核心的輸出匯流排經由許多 ETP與另一核心的輸入區流排相連，邮所有ετρ都能由一 個CR7控制。 -22- (請先閲讀背面之注意事項再填寫本頁) ί I — I · ^--- 訂— n tuf nn n^n 丨φ, 本紙張尺度適用中國國家標準（CNS )八4規格（21〇'乂297公釐） 經濟部中央樣準局員工消費合作衽印製 A7 ---- B7_ 五 '發明説明（21 ) 圖18與18A說明執行核心間路徑測試，並同時測試核 心連接之外部測試點的能力。控制電路(：118與前述的(^7 相同，但解碼輸出如下。在正常模式時，緩衝器171被啟 動及ETP其它所有緩衝器被關閉。在路徑測試模式時，緩 衝器171、178與183被啟動，而〇p、ip、FIB、及FOB被 關閉。在測試輸入模式時，IP被啟動而ETp其它所有緩衝 器被關閉。在測試輸出模式時，〇p被啟動而Ετρ其它所 有緩衝器被關閉。在測試I/O模式時，IP與〇P被啟動，而 ETP其它所有的緩衝器被關閉、在隔離模式時，Ετρ所有 緩衝器被關閉。將圖18中所顯示的所有ETP置於測試I/O 模式’即可同時測試/評估圖18中顯示的所有核心，接著 使用τιο提供核心激勵與接收核心輸出。一個CR8電路可 控制與共同核心輸入有關的所有外部測試點，以及一個 CR8可控制與共同核心輸出有關的所有外部測試點。 圖19與19A顯示如何在雙向核心信號上使用掃瞄單元 的傳統範例。一個OSC輸出，另一個〇8(：控制17〇3及一個 isc輸入。在雙向匯流排上，控制所有的F〇B僅需要一個 osc ’因為所有的fob都在一起被控制。ISC與〇sc的工 作已如上所描述。 圖20與20A顯示雙向測試點(BTP)。在本例中，核心 產生一方向(DIR)信號，它致使雙向信號的功能輸入或輸 出工作。同樣地，一個CR9控制電路可用來控制相同核心 的所有BTP。控制電路CR9與CR8相同，但解碼輸出(PGR) 如下。 -23- 本紙張尺度適用中國國家標CNS ) A4规格（210xT^U~y 1^1· n In i m mu nn i X _ i ίι· ^11 nn ϊ.HI - -- - -I - n I— . (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印裂 A7 B7 五、發明説明（22 ) 在正常模式時，Fro被啟動，dir經由多工器201控制 FOB ’所有其它的緩衝器被(^9關閉。在輸出路徑測試期 間’ FOB與IP被CR9啟動’且剩下的緩衝器與核心輸出被 CR9關閉’以允許TIO從測試存取柵&F〇B輸出。在輸入 路徑測試期間’ FIB與0P被CR9啟動，其它的緩衝器被CR9 關閉，以使在FIB處接收的資料經由丁1〇到測試存取柵。 當一個BTP在輸出路徑測試模式另一個被連接的Βτρ在輸 入路徑測試模式時，兩者間的交連測試可從測試存取柵執 行。在核心測試模式期間，FIB、FOB、OP、IP被CR9關 閉，緩衝器181與183被DIR經由多工器203與205控制，在 核心與測試存取柵間，經由TIO輸入與輸出資料。施加於 測試存取柵的測試模型可設計成與已知的核心作業協調， 當核心在對應的輸入或輸出模式時，以使資料可從TI〇輸 入或輸出。在本例中的核心可為微處理器，測試存取栅經 由它的雙向資料匯流排與微處理器通信。在隔離模式時， 圖20Α中的所有緩衝器均被CR9關閉。 圖21與21Α顯示另一種型態的ΒΤΡ。控制電路CR10與 CR9具有相同的結構，但解碼輸出如下所述。從CR1〇所 提供的解碼輸出(PRG)模式與上述圖20A所描述的類似， 但圖21A中由CR10單獨控制緩衝器181與183，以取代圖 20A是經由多工器(203與205)與DIR參與控制。因此，在 圖21A的核心測試模式中，CR10控制緩衝器181與183。 同樣地，一個CR10也可控制相同核心的所有I/O。圖21之 BTP中的輸入與輸出使用分離的TI0，免除了測試存取柵 -24- 本紙張^度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） -----II .——；w II (請先閲讀背面之注意事項再填寫本頁) 4° β!. 經濟部中央標準局員工消費合作社印製 A7 __________B7 五、發明説明（23 ) 與核心輸出間爭線的可能性。兩條TIO連接各自獨立的柵 線，以允許核心測試時兩TIO可同時啟動。 圖22與22A顯示的配置是一個主核心(master)，與其 它的三個從核心(slave)通訊(從1到從3)。在本例中，匯流 排的I/O方向由主決定。每一個從都有一外部輸入(SDIR卜 SDIR3)連接到主，以控制它的1/0匯流排成為輸入或輸出 模式。連接圖16A的ITP以接收各自的輸入SDIR1-SDIR3 ’以及來自16B的3個OTP(圖中只顯示1個)連接到輸出][/〇 控制’從主分別到3個輸入SDIR1-SDIR3。圖20A的BTP被 置於從與主的所有I/O。在每一個從中，ITp被連接到核心 及每一個ΒΤΡ的多工器篇、2〇3、施(見圖22八），以择供 到那裏的I/O方向信號(圖22Α中的SDIR1)。使用ΙΤΡ與ΟΤΡ 的路徑測試模式，可以測試主與每一個從間連接的1/〇方 向控制。使用ΒΤΡ的輸出路徑測試與輸入路徑測試模式， 可測試主與從間的I/O連接。使用ITp與Βτρ的核心測試模 式’可測試每一個從核心。同樣地，使用〇Τρ與Βτρ的核 心測試模式，可測試主。從電路的171>與611)在正常模式 ’且主電路的ΟΤΡ在輸出路徑測試模式時，SDIR1_SDIR3 可被主的OTP的TIO驅動。接著，經由選擇性地將主的Βτρ 置於輸入路徑測試模式或輸出路徑測試模式，主的Βτρ的 TIO可將^料輸入從電路，或從從電路接收資料。在此方 法中，主電路的工作可從測試存取栅模倣。 圖23說明接墊開關被圖4A-4B的CR1程式性地輸出方 向控制信號或接收方向控制信號，以允許測試核心有雙向 -25- 本紙張尺度適用中國國家標準（CNS〕A4規格（2;〇x^^y (讀先間讀背面之注意事項再填寫本頁)

經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（24 ) 匯流排。在圖23中’接些109的接墊開關被程式輸出一方 向控制信號，而接墊110到125的接墊開關被程式接收方向 控制信號。在此被程式的架構中，接墊109之接墊開關的 C2端點被連接驅動DIR1線，且DIR1線被連接到接墊110 到125之接墊開關的DIR輸入。這些接墊開關被程式連接 的細節如圖4A-4D所示。接墊109之接墊開關的C2端點也 耦合(經由測試存取柵)至SDIR1的TIO輸入到圖22的從1。 從的雙向匯流排TIO耦合到接墊開關11 〇到125的C2端點。 測試期間，外部測試器輸入方向控制接到接墊109，並從 接墊110到125輸入或輸出資料。外部方向控制致使接墊11〇 到125的接墊開關及從1的BTP經由接墊110到125輸入或輸 出資料。 圖22的從2亦見於圖23。接墊開關的架構與前所述類 似’唯在接墊209及210到225的接墊開關是使用測試存取 柵的DIR2線來程式。在測試存取柵中有超過一個以上的 方向控制信號線，以允許超過一個以上的功能性電路以雙 方向匯流排同時被測試。 圖24顯示專用的監視探針MP，包括一個CSU與一個 〇P°MP是由CSU所控制，它關閉OP到與其連接之柵線的 輸出信號，或啟動OP從功能性路徑240到柵線的輸出信號 〇 圖24也顯示如何修改ITPs、OTPs、ETPs及BTPs以獲 得線上監視功能。當電路(CR5-CR10)被程式到正常模式 以外的模式時，一個CSU的輸出U被連接到CR5-CR10之 -26- 本紙張尺度適用中國國家標準（CMS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) - - I Jii— In m« —i I *1^1 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（25 ) 一的解碼輸入以啟動監視。當CSU的U輸出被啟動，以及 當測試點被掃瞄路徑161(見圖16-21)程式為正常模式， CR5-CR10的解碼輸出致使ITP與OTP中的0P啟動，並致 使ETP或BTP中的0P或緩衝器183啟動，因此線上監視被 啟動。在圖24中，MP的CSU與連接到CR5-CR10的CSU被 提供到掃瞄路徑241，它與掃瞄路徑161分隔。 圖25A說明類比電路的接墊存取测試模式。在此測試 模式中，輸入測試點(見圖16)使電路輸入A與其它電路隔 離，並將其連接到測試存取柵。一輸出測試點(見圖16)使 電路輸出C與其它電路隔離，並將其連接到測試存取柵。 一MP(見圖24)用來連接内部電路節點B與測試存取栅。將 類比激勵輸入接墊以發生測試，該接墊經過測試存取柵連 接到電路輸入A。從被監視的内部節點B輸出的類比反應 與電路輸出C經由測試存取栅到兩個接墊。接墊存取測試 的優點是在測試期間，多類比輸入可被激勵，同時多類比 輸出被監視。 圖25B說明在ASB與ARB測試存取模式時的類比電路 。在此測試模式時，輸入測試點將電路輸入A與其它電路

隔離’並經由ASC(圖6-6C)將其連接到測試存取柵的ASB 。一輸出測試點將電路輸出C與其它電路隔離。藉輸入類 比激勵ASB(經由AT1)發生測試，ASB經過測試存取栅連 接到電路輸入A ’且輸出的類比反應從監視内部節點B或 電路輸出C(連接未顯示)經過ASC(圖6-6C)到ARB，且最後 到 AT2。 -27- 本紙張尺度適用中_家標準（CNS) Μ規格（21GX297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂 i In i nn* 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（26 ) 圖25C說明類比電路被監視的同時亦在正常功能操作 。在本例中，輸入與輸出測試點都有監視的能力，如圖24 所描述。在圖25C中顯示輸入測試點被啟動以允許輸入A 輸出在ARB上到AT2。同樣地，監視探針被啟動以允許 内部節點B輸出在ARB上到AT2，或者，輸出測試點可被 啟動’以允許輸出C輸出在ARB上到AT2。 圖26A說明組合數位邏輯的接墊存取測試。測試輸入 (A與B)經過測試存取柵被連接到接塾，且輸入測試點被 輸入到電路。測試輸出(C與D)從電路經過輸出測試點及 測試存取柵到接墊。 圖26B說明組合邏輯之掃瞄存取測試。測試輸入聲掃 瞄進入並從測試存取柵内的DSCs輸出，並被安排經過輸 入測試點到電路輸入的路線。測試輸出的路線被安排經過 輸出測試點到測試存取柵内的DSCs被捕捉並被掃瞄出供 檢視。 圖26C說明使用測試存取柵掃瞄路徑50對組合邏輯的 線上監視。輸入A的路線被安排到掃瞄路徑50(見圖5)，經 過一輸入測試點與DSC，在TDO上被觀察。同樣地，其它 輸入與兩個輸出被同時安排路線在TDO輸出。 圖26D說明使用測試點對組合邏輯之輸入與輸出的線 上監視，ASC與ARB在AT2上輸出。監視輸出C的連接如 圖所示。 圖27說明監視被選擇的功能性數位信號，信號行經安 排的陰影路線到DSC，該DSC被程式以接收該信號，並向 -28- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (请先閱讀背面之注意事項再填寫本頁)

A7 _B7 五、發明説明（27 ) 下送至#瞄路徑51，經過旁通的DSC、ASC、與ATI(圖5-6C)，最後經過TAP輸出到TDO。 圖28說明監視被選擇的功能性數位或類比信號，信號 行經安排的陰影路線到ASC，經由AT1到AT2(圖6-6C)。 注意’以上所描述的結構與AT1的動作，允許圖28在監視 的同時圖27亦進行監視。特別是，圖6C的AT2緩衝器應經 由圖6B的掃瞄路徑51被啟動，接著圖6C的掃瞄路徑51被 旁通’因此允許類比與數位信號都經過ATI。 圖29說明輸入與輸出測試點群(TPGs)，每一個測試點 群由一個控制電路CR5/CR6控制。每一個TIO通過測試路 線層（圖中未顯示)並被連接至一對接墊開關41，以及繹過 測試存取柵的栅線連接到掃瞄路徑51。 圖30說明包括多複核心功能的ic。每一個核心的邊界 配置一個測試點群(TPG)。虛線的圓圈指示多核心邊界的 連接，且ΉΟ可共用於相關的TGP之間，以減少測試路線 層中所需配置的TIO數量。TIO共用的結果見圖30A。 經濟部中央標準局員工消費合作社印裝 {請先閲讀背面之注意事項再填寫本頁) ·# 除了包括監視探針群(MPG)以及它的線路安排在測試 存取柵之外，其餘圖31與圖30相同。再次，虛圓圈表示共 用的邊界連接，利用它可減少MPGs/TPGs與測試存取柵 間TIO的數量。共用TIO的結果見圖31A。注意，圖31的MPG 允許核心邊界連接被監視，甚至當驅動是來自TPGs。 注意，雖然在連接之核心邊界的TPG間共用TIO以減 少TIO的路線安排，但它也阻礙了核心邊界間連接路徑的 測試。 -29- 本紙张尺度適用中國國家標準（CNS〉A4規格（210X297公釐） 五、發明説明（28 ) A7 B7 經濟部中央標準局員工消費合作社印製 圖32與圖29相同，說明使用本發明提供的架構，可以 很容易完成嵌入可掃瞄核心的倣效(如DSP核心）。如人， 當獨立封裝的DSP倣效時，元件被掃瞄到輸入/輪出;部 狀態’且設定軟體演算法的執行。掃瞄後，元件執行一段 預定的時間並停止。當元件的I/O接墊被外部測試設備^ 制與監視以驗證元件的動作，這些掃瞄、執行、停止的^ 驟被重覆。嵌入的DSP核心倣效的一個問題是，由於Dsp 可能只是大型1C中很多核心中的一個，因此1/〇不易觀測 。使用測試存取栅與TGP提供的接墊存取，結合了Dsp核 心内的傳統内部掃瞄路徑21(亦見圖2)與傳統外部測試器 65 ’ DSP倣效可被執行，即使DSP是嵌在1C内部。 測試存取柵的基本架構可延伸到包括一嵌在忙内的測 試控制器，以自動處理1C的測試。可因自動ic測試而獲益 的範圍很多’從製造者到最終使用者的應用。例如，如果 每一個晶片能下令自我測試，晶圓測試與燒機測試可獲簡 化。封裝後’ 1C也可下令自我測試。此外，在將ic裝在主 機板上後，最終使用者還可以下令1C自我測試。 圖33說明一嵌入的測試控制器(ETC)，經由一通信匯 流排(CBUS)連接到TAP，並經由開關331、333、335耦合 到所有的掃瞄路徑。指令、資料、以及狀態經由CBUS在 TAP與ETC間通訊。正常時，TAP經由開關連接到所有掃 瞄路徑’以控制此處的掃瞒作業。不過，TAP可接收外 部控制輸入，指令TAP將ETC經由開關連接到掃瞄路徑， 下令ETC執行測試’並經由狀態讀取監視測試的執行。一 -30- 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁} —^1 ί» · 訂 0 niv BUB i flam 9 -φι. 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（29 ) 旦ETC被連接到掃瞄路徑並被下令測試，它以獨立無援的 方式作業’與TAP無關。不過’如果TAP接收到外部輸入 ，TAP可於任何時間下令ETC停止，並取回對择瞒路徑的 控制。 圖33A說明一個與ETC合作的TAP設計。一個可掃瞒 通訊暫存器從TDI經由CBUS更新到ETC的指令與資料， 經由CBUS從ETC捕捉狀態資料，以及更新ΤΑΡ/ETC信號 選擇TAP或ETC，經由開關331、333、335控制圖33的掃 瞄路徑。通訊暫存器與圖33的所有掃瞄暫存器可為IEEE STD 1149.1所描述的傳統IEEE STD 1149.1測試資料暫存 器。圖33A的CTL輸出以傳統的1149.1掃瞄控制為佳，包 括測試資料暫存器從H49.1指令暫存器選擇信號，並從 1149.1 TAP控制器捕捉、位移與更新控制信號。當丁处被 TAP/ETC選擇，CTL的輸出控制選擇與操作圖33中的所有 掃瞄路徑。前述CTL的輸出信號也控制選擇與操作通訊暫 存器與1149.1旁通暫存器。指令暫存器由tap控制器按傳 統的1149.1作業控制。 圖34說明ETC的架構。ETC具有一供控制測試的資料 處理器電路，一通訊暫存器(CREG)連接到CBUS以與TAP 通訊’ RAM儲存臨時的測試程式/資料，R0M儲存永久的 測試程式/資料，一掃瞄資源供存取掃瞒路徑，一内建自 我測試(BIDT)資源供數位電路的自動測試，及一類比資源 供數位或類比電路測試。處理器與RAM、R〇M通訊，與 它所述的資源則經過I/O匯流排。 "31- 本纸張尺度適用中國國家標準（C^TX4規格（ (請先閱讀背面之注意事項再填寫本頁) K· 訂 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（30 ) 圖35說明ETC的掃瞄資源，它包括掃瞄控制暫存器351 ’择瞒輸出暫存器’以及掃瞒輸入暫存器。Etc使用掃瞒 資源存取掃描路徑。在測試程式開始時，處理器(圖34)在 開始前先要設定掃描路徑。例如’第一個測試設定程序可 成包括抑'瞒測試存取概資料掃瞒路徑51，以在dsc、ASC 、以及ATI中載入初始值。第二個測試設定程序可能包括 知瞒測試存取柵控制掃瞒路徑52，摺叠路徑51的位元長度 (見圖5,6,7)使路徑51最佳化，使能更快速掃瞄某特定電路 的測試。第三個測試設定程序可能包括掃瞄測試點掃瞄路 徑161，將要被測試的電路連接到測試存取栅掃描路徑。 在這些設定步驟完成後，就可以開始執行電路上的掃瞄測 試。ETC的處理器電路可以很容易地在暫存器351中提供 捕捉-位移-更新控制與路徑選擇控制，仿傚有關的傳統TAp 掃瞄路徑控制。圖35(與36)顯示ETC已經由圖33(未顯示) 的開關連接到掃描路徑。掃瞄入暫存器與掃瞄出暫存器被 處理器電路經由I/O匯流排平行存取，因此允許ETC處理 器與1C中任何被選擇的核心電路通訊資料。 圖36說明ETC的BIST資源，它包括控制器、串列資 料產生器/發射器(DGT)、串列資料壓縮器/接收器(DCR)、 串列輸入控制暫存器(ICR)、以及串列輸出控制暫存器 (OCR)。ETC使用BIST資源自動產生/發射測試資料給經 由測試點與測試路線層耦合到測試存取柵掃描路徑5丨的電 路，並從連接到測試存取柵的電路壓縮/接收測試資料。 即使路徑51的長度可以縮短(見圖56 7)，但路徑51中的掃 -32- 本紙張尺及通州7國國豕標準（〇奶）八4規格（2〗〇><297公慶 (請先閲讀背面之注意事項再填寫本頁〕

ί 五 、發明説明（31 A7 B7 經濟部中央標準局負工消費合作社印製 『田位元位置要比輸入到測試中電路加上從測試中電路輸出 的位元數要多，因為僅有限數量的連續未使用位元能在路 徑51中旁通不會導致暫存問題。在一連績未使用位元串中 ，一或多個這類位元可能保留在路徑中，以確保正確的資 料暫存。在掃描路徑51中，這些保留的掃瞄位元位置以χ 表示，顯示連接到BIST資源，以及連接到測試中的組合 邏輯。在測試期間，輸出到組合邏輯與從其輸入的掃瞄位 元位置’分別以〇與I表示。 DGT有兩種作業模式，分別是產生與發送。在產生 模式時，DGT包括一傳統的線性反饋位移暫存器，它產 生一假隨機模式序列，並位移該序列輸出到掃描路徑。在 發送模式時，DGT包括一暫存器從I/O匯流排輸入平行資 料，並串列輸出:貝料到掃描路徑。在發送模式時，Etc的 資料處理器經由I/O匯流排將資料寫入DCT。 DCR也有兩種作業模式，分別是壓縮與接收。在壓 縮模式時，DCR包括一傳統的單輸入信號分析器，它從 掃描路徑接收串列資料並壓縮成信號。在接收模式時， D C R包括一暫存器’從掃描路徑接收串列資料並平行輸 出資料到I/O匯流排。ETC的資料處理器經由1/〇匯流排從 DCR讀取資料。 DGT的資料產生模式與]^的資料塵縮模式是熟知 的傳統BIST作業。同樣地，DGT的資料發送模式與DCR 的資料接收模式也是熟知的傳統掃描測試作業。 測試期間，典型的BIST控制器控制一掃描路徑從DGT -33 - (詩先閱讀背面之注意事項再填寫本頁) i .....I ml - I ml - / ----- —訂---1 ί... .I * * » HI— In IK I 111 I - i i n^—

本紙張尺度適用中國國家標準（CNS ) A4規格 1-1 —I - 經濟部中央標準局員工消費合作社印製 A7 ---------B7 五、發明説明（32 ) -〜 接收資料’並更新孩資料給測試中的電路，接著控制掃描 路徑從測試巾的電路捕崎料，並輸出資制dcr。在 典型的BIST應用中，連接於DGT與DCR間的掃描路徑位 元長度，等於測試中電路之輸入與輸出的總和。輸入一位 元輸出也一位元，沒有輸入與輸出位元的交錯。不過，基 於以上的理由’圖36中的掃描位元數量很少等於測試中電 路之輸入與輸出總合。此外，〇w位元一般來說也希望 能在掃描路財交錯，如圖36巾_，因麟描路徑是可 重複使用以測試很多電路，並非專門為測試某特定電路而 «L計。為容納交錯的〖與。位位元，以及掃描路徑位元的 數量與測試中電路之輸入與輸出總合不匹配有以下兩條 基本規則可供應用： 規則1-僅掃描路徑輸出位元位置(〇)可從DGT更新資 料。 規則2-僅捕捉自掃描路徑輸入位元位置⑴的資料能輸 入到DCR。

要實施這些規測’ BIST資源另外包括前所述的〇cR 與IGR電路。在BIST作業之前，處理器經由1/〇匯流排將 資料平行載入OCR與ICR。載入〇CR的控制資料程式DGT ，僅將測試激勵資料位移入掃描路徑的〇(輸出）位元位置 。載入ICR的控制資料程式DCR僅輸入捕捉自掃描路徑之 1(輸入)位元位置的資料。載入〇CR的控制資料映射測試 中電路的掃描路徑〇位元位置的位置。載入ICR的控制資 料映射測試中電路的掃描路徑〗位元位置的位置。除非〇CR -34- 取人没通用中國i家標率（CNS) A4規格（2 ] 〇 χ 297公餐 (請先閱讀背面之注意事項再填寫本頁} 衮 訂 A7 B7 五、發明説明（33 與ICR大到足以儲存通過測試存取柵掃描路徑之掃描作業 的所有WQ位元映射資料，在測試期間處理器就必須與 OCR及ICR通訊，以提供額外的位元映射資料。 在開始測試前，先要設定DGT的作業是甚4災劣恭 射器，也要歧定成_器或触器。當BIST 資源開始測試’ 2到1多工器363輸出掃描控侧掃描路徑 、OCR、DGT、DCR與ICR。多工器363的一個輸入連接 到暫存器 所描述的掃描㈣卜多工器363的其它輸人由測試控制器 電路TC的輸出所驅動’它能提供所需的較高速捕捉位移 更新控制，其速度高於資料處理器電路。處理器經由1/〇 匯流排將選擇的信號Sel載入暫存器364以控制多工器363 〇 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁)

、1T 圖36A顯示-個TC的例子，包括狀態機電路撕與計 數電路CNT1與CNT2。計數器從1/〇匯流排載入計數資料 ，CNT2接收的資料對應於掃描路徑的位元長度，cNT1接 收的資料對應於要被位移入/出路徑之測試模型的數量。 CNT2計算每-個侃位移，當測試完成輸出—信號c2c ’ CNT1計算每-個更新’當測試完成輸出—信號clc。 當資料處理器將一個Run的信號載入暫存器364，狀態機 SM開始按圖36B的狀態圖作業，即輸出傳統的捕捉位移_ ^新控制，直到信號C1C指示所有的模型都已施用。當指 定的位移序列完成，即發出信號C2C的指示。路徑選擇資 料從暫存器364在365處提供給丁(：，因此1(：輸出有關傳統 -35- A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（34 ) TAP掃描控制的倣效。 圖36中一開始，掃描路徑51必須被掃描以將第一資料 模型載入X、I、與〇位元位置。在此第一掃描作業期間， 位元映射資料在361處與路徑51中的掃描從〇〇1同步移出 。當X位元或I位元其中之一被輸入到掃描路徑，DGT^^ 連接到DGT之操作/停止(0/H)輸入端的〇CR輸出361置於 停止模式。當DGT資料(〇位元之一)被輸入到掃描路徑， DGT被連接到DGT的0/H輸入端的0CR輸出36丨置於操作 模式。在第一次知描作業結束時，〇位元位.置包含來自D gt 的激勵負料’且X與I位元位置包含假資料。如果的 操作是資料產生器，0位元位置將填滿1)(}了所產生的資料 。如果DGT當為資料發射器，〇位元位置將填滿來自ETc 的ROM或RAM資料。在載入掃描路徑後，激勵資料被更 新成組合邏輯，接著反應捕捉自組合邏輯的資料。 捕捉作業後’ ICR啟動輸出位元映射資料到DCR。當 被捕捉資料被移入DCR，位元映射資料被從ICR的362移 到DCR的0/H輸入決定資料是否被輸入DCR或被DCR略去 。位元映射資料僅允許DCR從掃描路徑輸入I位元位置。 如果DCR是資料壓縮器’它所產生的信號僅是來自掃描 路徑的I位元位置的信號。同樣地，如果DCR做為資料接 收器’它也僅能接收來自掃描路徑的丨位元位置的信號。 掃描路徑輸出測反應資料到DCR的同時，DGT輸入下一 個測試輸入模型到掃描路徑。此位元映射掃描輸入/輸出 程序不斷進行，直到組合邏輯的測試完成。 -36 - (請先閲讀背面之注意事項再填寫本頁) ,裝. 、νδ ' —J n . 本紙張尺度適用中國國家標準（CNS) A4規格（2]ox 297公釐） 經濟部中央摞準局員工消費合作社印製 A7 ________ B7__ 五、發明説明（35 ) 圖36的BIST資料資源的si、SO、與CTL線與圖35的

掃描資源’在ETC資料處理器的控制下，被多工化到ETC 邊界。ETC資料處理器可為傳統的位元微處理器核心設計 〇 圖36的BIST資源操作也可利用外部測試器經由TAp存 取掃描路徑51執行(見圖6的65)之。 圖37說明ETC的類比資源，它包括控制器、激勵產生 、及反應評估器。類比資源可被切換連接到位於ETC邊 界的ASB與ARB線。ASC可經由栅線43連接到電路1_N， 路線層與測試點41。ETC處理器經由I/O匯流排與類比資 源通訊，以設定與執行所選定之電路的類比測試。 控制器370調節激勵產生器並反應評估器以對被^^丁匸 處理器選定的電路執行測試。類比資源提供三種類型的測 試，延遲測試、增益/損耗測試、及相位測試。當某電路 被選定要被測試，ETC掃瞄資源經由ASB、ASC、柵線、 測試路線層及測試點，將電路的輸入連接至激勵產生器的 輸出。被選電路的輸出’使用ETC掃瞄資源經由ARB asc 、柵線、測試路線層及測試點連接至反應評估器。所有的 測試都疋將激勵產生器輸出的激勵與輸入反應評估器的反 應做比較。在開始對電路進行測試前，類比資源先設定待 測電路的輸入與輸出的校正。 輸入校正的步躂如下： L ASC 371連接到待測電路的輸入，從ASB輸入信號並 將信號輸出到ARB(見圖6A)。 -37- 本纸張尺度4則⑽MU ---— (許先閱讀背面之注意事項再填寫本頁) ¥ A7 B7 6 7. 五、發明説明（36 2. 激勵產生器輸出一方波信號到ASB，該方波在ASC及 反應評估器處被接收。 - 3. 反應評估器度量及儲存接收來自激勵產生器之方波與 經由ARB從ASC反饋之方波間的延遲差。 4. 激勵產生器輸出一設定振幅的正弦波到ASC與反應評 估器。 5. 反應評估器度量並儲存接收來自激勵產生器及從ASC 反饋的正弦波振幅。 激勵產生器輸出一設定頻率的正弦波到ASC與反應評 估器。 反應評估器度量並儲存接收自激勵產生器及從ASC反 饋之正弦波的相位差。 輸出杈正與上述7步驟相同，但使用ASC 372連接到 被測電路的輸出。輸人雜出校正程精祕的資料顯示 在對電路進槪遲、增益/耗損、及相位職時對拇線 、測試路線層、以及ASC的測試點負载有何影響。當真正 對電路進行測試時，從校正程序得到的資料可；來；整真 正電路測朗縣’以社正雜量測電路之延遲增益 /耗損、及相位。例如，如果校正資料顯示輸入負載延遲 loops、輸出負載延遲2()()PS ’而電路延遲戦顯示從輪入 到輸出的延遲為lns ’因此，經過電路 延遲接近700pS(lns_300ps)。 7 具止 延遲測試的步驟如下： 1.輸入ASC 371與相關的測試點41設定細連接到電路 ---------、裝------II------® /.1'> (請先閲讀背面之注意事項再填寫本頁― 經濟部中央標準局員工消费合作社印裝 -38- 3. 經濟部中央標準局員工消費合作衽印製 2. A7 B7 五、發明説明（37) 的輸入’以及輸出ASC 372及相關的測試點41設定ARB 連接到電路的輸出。 2. 激勵產生器輸出一方波信號到電路的輸入以及反應評 估器。 3. 反應評估器度量及儲存接收自激勵產生器之方波與接 收自電路輸出反饋之方波間的延遲差。 增益/損耗測試的步驟如下： 1. 輸入ASC 371與相關的測試點41設定ASB連接到電路 的輸入’以及輸出ASC 372及相關的測試點41設定ARB 連接到電路的輸出。 2. 激勵產生器輪出一定振幅的正弦波信號到電路的_入 以及反應評估器。 反應評估器度量及儲存接收自激勵產生器之正弦波與 接收自電路輸出反饋之正弦波間的振幅差。 相位測試的步驟如下： 輸入ASC 371與相關的測試點41設定asb連接到電路 的輸入’以及輸出ASC 372及相關的測試點41設定ARB 連接到電路的輸出。 激勵產生器輸出一正弦波頻率信號到電路的輸入以及 反應評估器。 3. 反應坪估器度量及儲存接收自激勵產生器之正弦波與 接收自電路輸出反饋之正弦波間的相位差。 要瞭解是’校正、延遲測試、增益/損耗測試以及 相位測試，可由ETC内部的類比資源執行也可由連接到 -39- (讀先Μ讀背面之注意事項再填寫本頁)

經濟部中央標準扃員工消費合作社印製 A7 ________B7 五、發明説明（38 ) ~~ '-- 圖6所示之Α·ΑΤ1#Α·外部測試器執行。還有―點 要瞭解的是’以上所述ETC的所有作業，都可使用連接到 TAP與ΑΉ的外部測試器65完成。 由於執行以上所述之測試與倣效作業需要汇電力，故 1C的電源供應難不能絲存取圖蝴測試存取概。因此 ’ ic的電雜應触不能配置接_關，也不能存取圖6 的任何柵線。由於TAP與ATI用來執行測試/倣效作業，故 TAP與ATI接勢不能配置接整開關，也不能存取圖6的任何 栅線。因此，為使能從1C接墊存取的柵線數量最大化，電 源供應接墊與TAP及ATI接墊在測試存取柵上最好能位於 相對的幾何位置，為使相對位置的接墊對數量最大化，柵 線最好是成對的。 圖38顯示此類接塾配置，其中每一個電源接整或up 接整都位於橫過晶片（die)的對侧。tap、ATI及電源接勢 成對且位於ic晶片的對側’呈相對的關係，例如，TMS 及TCK接墊間關係的說明，其中線381由TMS與TCK接墊 定義’與圖钟接整1及192有關的柵線實質平行。此種TAP 、ATI、及電源供應接塾的配置，有利於使從ic接塾存取 的栅線對的數量最大化。其它配置法，如果丁]^3與丁(：：]^ 各別指派給圖4之相對的接墊1與接墊192，那有一對柵線 要被犧牲’然而’如果TSM指派給接墊1而TCK指派給接 #160，那就有兩對柵線要被犧牲。 注意’柵線可在圖38的TMS與TCK接墊間延伸，當 然此類柵線僅能存取。同時也需注意，可在1C中任何位置 -40- ----------η 裝------ΪΤ------0— (讀先閱讀背面之注意事項再填寫本頁) 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） A7 ------—_______B7 五、發明説明（39 ) —~一一'~ 提供所需任何數量的唯掃描存取柵線。除了沒有連接任何 接整開關外’此種唯掃描存取柵線與圖6中的栅線完全相 同。 在本文中所揭示的所有CSU單元都可以在1C通電時以 傳統的方法從TAP重置。CSU23的重置狀態(圖2)可致使隔 離單元25將接墊連接到功能電路。CR5-CR10(圖16-21)中 的解碼將反應CSU單元的重置狀態去致使ITP、OTP、ETP 及BTP到各自的正常模式(無監視）。所有其它csu單元， 當重置時，將致使相關的測試電路關閉。 雖然本發明是以上述的具體實例描述，但並非限制本 發明的範園，它可應用到各種具體實例。 (讀先W讀背面之注意事碩再填寫本頁) ' 裝-- 訂 經濟部中央標率局員工消費合作社印製 度 尺 張 紙 一本 辟 一規 公

Claims (1)

1. a、申請專利範圍 A8 B8 C8 D8 經濟部中央標準局員工消費合作社印製 I 一種積體電路，包括： 積體電路之正常操作功能的功能性電路 佈於積體電路上的許多節點； 具有一長度的傳導信號收集器，延伸橫過積體電路； 許多信號路徑沿著該長度在各該位置連接到信號收集 器，每一條該信號路徑可各別連接到各該節點之一； 以及 選擇性地連接到該信號收集器的接墊，用以接收收集 自該信號路徑的信號。 % —種積體電路，包括： 〜執抒積體電路之正常操作功能的功能性電路，包_散 佈於積體電路上的許多節點 丹有1長度的傳導信號分配器，延伸橫過積體電路； ^多#號路极沿著該長度在各該位置連接到信號分配 器，每一條該信號路徑可各別連接到各該節點之一； 以及 可選擇性地連接到該信號分配器的接墊，用以提供要 被分配到各該信號路徑的信號。 3· —種積體電路，包括：接墊·， 連接到該接墊的靜電放電保護電路；以及 連接到該靜電放電保護電路的控制電路，用以選擇性 地切斷該靜電放電保護電路。 4· 一種積體電路，包括： ----------- 本紙張尺度適用中國 (諳先聞讀背面之注意事項再填寫本頁) • —^1 -- - - I j· II —1 II - m* tkn _1·--I txm nn ^—^1« 一一 k 言 ifn fm n •I. -42- 8 88 8 ABCD 經濟部中央標率局員工消費合作社印製 執行積體電路之正常操作功能的功能性電路 多功能性節點；以及 ^ ，括具有更新輸出節點之更新記憶體的掃描單元， A可連接至任何功能性節點之一。 5· 一種積體電路，包括： 執仃積體電路之正常操作功功能性電路 佈於積體電路上的許多節點； 散 具有一長度的傳導信號收集器，延伸橫過積體電路. ，多信號路徑沿著該長度在各該位置連接到信號收集 器，每一條該信號路徑可各別連接到各該節點之〜 以及 ’ 掃描路徑柄合到該信號收集器，用以接收收集自該 號路徑的信號。 6· 一種積體電路，包括： 執行積體電路之正常操作功能的功能性電路，包括散 佈於積體電路上的許多節點 具有一長度的傳導信號分配器，延伸橫過積體電路； 1多信號路徑沿著該長度在各該位置連接到信號分配 器，每一條該信號路徑可各自連接到各該節點之一； 以及 掃描路徑耦合到該信號分配器，用以提供要故分配到 各該信號路徑的信號。 7. —種積體電路，包括： 第一與第二接墊；以及 43- 本紙張尺舰财關家鱗（CNS) A4· (21Gx297公们 , - J · / f請先閱讀背面之注意事He—嗔寫本耳j • I -1 11 丨訂· 經濟部中央標準局員工消費合作社印製 A8 B8 C8 P_______D8 六、申請專利範圍 連接到該接墊的輸入/輸出方向收集器以允許該第一接 墊將該第二接墊架構成輸入接塾或輪出接墊。 8. —掃描架構，包括： 具有許多位元的平行可存取掃描暫存器，包括一輸入 位元群供平行接收來自測試中之電路的測試反應，該 輸入位元群在該择描暫存器中的位置是非連績的； 連接到該掃描暫存器的資科接收器，以從該掃描暫存 器皁对接收測試反應；以及 連接到該資料接收器的位元映射器，以允許該資料接 收器僅接收來自該掃描暫存器的該輸入位元。 9. 一種積體電路，包括： 執行_電路之正常操作功能的械性電路； 耦合到該功能性電路的掃描電路，並反應控制與資料 輸入，以執行一掃描動作，去測試該功能性電路；以 及 I於積體電路内簡試控繼，在積體電_產生所 有的控制與資料輸入。 10- —種積體電路，包括： 執行積體電路之正常操作功能的功能性電路，包括散 佈於積體電路上的許多節點； 許多接墊； ’ 具=一長度的許多傳導信號收集器，每一個該信號收 集器在各對触間以一般的線性方向延伸橫過積體電 路，該#號收集器一般是以相互平行地延伸，每一個 (請先閲讀背面之注意事項存填寫本頁) . -- I ......... 1.......- 1.I is - --S- 装 I -—i - 訂 • lut nn m nn -44- 經濟部4-央標隼局員工消費合作社印製 A8 B8 C8 一---— _ D8申請專利範i^ — 仏號收集器具有許多信號路徑，沿著它的長度由此連 接到各自的位置，每一條該信號路徑可各自連接到各 該節點之一； 每對接#中的一個接墊選擇性地連接到相關的信號收 集器；以及 另外的接墊對定義一條平行於該信號收集器延伸汸向 的線，其中的一對接墊是供應電源的接墊，其它的接 墊對可與外部掃描測試控制器連接。 —種積體電路，包括： 執行積體電路之正常操作功能的功能性電路，包括散 佈於積體電路上的許多節點；許多接墊； 具有一長度的許多傳導信號收集器，每一個該信號收 集器在各對接整間以一般的線性方向延伸橫過積體電 路，該信號收集器一般是以相互乎行地延伸，每一個 信號收集器具有許多信號路徑沿著它的長度由此連接 到各自的位置’每一條該信號路徑可各別連接到各該 節點之一； 每對接墊中的一個接墊選擇性地連接到相關的信號收 集器；以及 -另外的接墊對定義一峰平行於該信號收集器延伸方向 的線’其中的接墊對都是供應電源的接墊。 12. —種積體電路，包括： 執行積體電路之正常操作功能的功能性電路，包括散 -45- 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇X297公赛〉 (請先閎讀背面之注意事項再填寫本1) 裝丨· 訂_ • m i am · 申請專利範圍

   經濟部中央標準局員工消費合作社印製 佈於積體電路上的許多節點. 許多接墊； ~ ’ . 具有-長度的許多傳導信號收集器，每一個該信號收 .集器在各對接般的線性柏延伸橫過積體電 路’該信號收集器一般是以相互平行地延伸，每-個 信號收集器具有許多錢路徑，沿鞋肺度由此連, 接到各自的位置，每一條該信藏路㈣各自連接到各 該部點之一； 每對接塾中的-個接塾選擇性地連接到相關的信號收 集器；以及 另外的接摘定義-條平行於該信號收集器延伸方向 轉線’其中的接鲁對都是連接於外部掃描測試收集器 的接墊。 13 —種積體電路，包括： •執行積體電路之正常操作功能的功能性電路，包括散 佈於積體電路上的許多節點； 具有一長度的傳導信號收集器，延伸橫過積體電路； 第一群信號路徑沿著該長度在各該位置分別連接到詨 4號收集器，該第一群的每一條該信號路徑各別連接 到第一群各該節點之一； 耦合到該信號、收集器妁接墊，以接收收集包第一群信 -Μ路41的信號； ;具有一長度的傳導信號分配器，延伸橫過積體電路； 第二群信號路徑沿著該長度在各該位置連接到該信號 -46- 本紙張尺舰力中規格（21〇χ297公瘦） (請先閎讀背面之注意事項再填寫本頁) 裝- 訂 —·« 經濟部中央標準局員工消費合作社印製 A8 B8 C8 ---D8 _ 申請專利範圍 分配器；該第二群的每一條該信號路徑可各自連接到 第二群該節點之一；以及 耦合到該信號分配器的掃描路徑，用以提供要被分配 到該第二群信號路徑的信號。 14· 一種積體電路，包括： 執行積體電路之正常操作功能的功能性電路，包括散 佈於積體電路上的許多節點； 具有一長度的傳導信號收集器，延伸橫過積體電路； 第一群信號路徑沿著該長度在各該位置連接到該信號 收集器’該第一群的每一條該信號路徑可各自連接到 第一群該節點之一； 耦合到該信號收集器的掃描路徑，以接收收集自第一 群信號路徑的信號； 具有一長度的傳導信號分配器，延伸橫過積體電路； 第二群信號路徑沿著該長度在各該位置連接到該信號 分配器’該第二群的每一條該信號路徑可各自連接到 弟一群該節點之一；以及 韓合到該信號分配器的接墊，用以提供要被分配到該 弟一群信號路极的信號。 -47- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閔讀背面之注意事項再填寫本頁) fl^t fttfc 訂 • 1，_ Kn m ,Μ1