TW313701B - Manufacturing method of polysilicon conductive line - Google Patents

Manufacturing method of polysilicon conductive line Download PDF

Info

Publication number
TW313701B
TW313701B TW085113013A TW85113013A TW313701B TW 313701 B TW313701 B TW 313701B TW 085113013 A TW085113013 A TW 085113013A TW 85113013 A TW85113013 A TW 85113013A TW 313701 B TW313701 B TW 313701B
Authority
TW
Taiwan
Prior art keywords
layer
manufacturing
patent application
item
polycrystalline silicon
Prior art date
Application number
TW085113013A
Other languages
English (en)
Inventor
Jyh-Shyang Jeng
Shan-Jye Jean
Original Assignee
United Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by United Microelectronics Corp filed Critical United Microelectronics Corp
Priority to TW085113013A priority Critical patent/TW313701B/zh
Priority to US08/768,971 priority patent/US5872055A/en
Application granted granted Critical
Publication of TW313701B publication Critical patent/TW313701B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Chemical & Material Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Description

3137®! doc/Jessica/002 A7 B7 經濟部中央標準局貝工消費合作社印製 i、發明説明（I ) 本發明是有關於積體電路製程，特別是有關於微影製 程曝光時，消除光線反射的方法，用以防止複晶矽導線在 不平坦的場氧化層邊緣產生瓶頸效應（bottle necking effect)。 微影（photolithography )程序是半導體製程中，最 重要的步驟之一 ’各層薄膜的圖案與雜質的區域都是由微 影，步驟來决定的。其原理是先在晶片表面塗佈 (coating )上一層感光材料，俗稱光阻（photoresist )， 然後利用一平行光源（light source )透過一具圖案 (pattern )的光罩對上述感光材料進行選擇性曝光 (exposure)，而將光罩上的圖案轉移至感光材料上，然 後進行顯影（development )，以利進行後續步驟。近來 爲了提高解析度，採用深紫外光（deep ultraviolet light ; DUV)當作光源，由於其短波長更易產生光線反射 作用，而造成圖案轉移的誤差更爲明顯，而使後續蝕刻的 偏差，例如在複晶矽導線產生部份線寬往內凹的瓶頸效 應。 動態隨機存取記憶體（DRAM )製程中，往往因自我對 準接觸窗（self-aligned contact )的需求，而在複晶砂 層上方形成二氧化砍或氮化砂覆蓋層（cap layer )，以 防止兩層複晶矽層之間發生短路（short )，尤其當積集 度增加，元件尺寸縮小，例如當線寬小於0.45μιη時，在場 氧化層邊緣因光源反射產生的複晶矽導線的瓶頸效應特別 嚴重。 3 (請先閲讀背面之注意事項再填寫本頁) 訂 本紙張尺度適用中國國家樣準（CNS ) A4規格（210X297公釐） f. doc/Jessica/002 A7 B7 五、發明説明（2) (請先閱讀背面之注意事項再填寫本頁) 爲了更淸楚了解深紫外光反射所產生的圖案轉移誤差 而導致的瓶頸效應，特別舉一習知動態隨機存取記憶體形 成複晶矽導線的例子以說明。 請參照第1A圖至第1D圖，其繪示一種習知動態隨機存 取記憶體形成複晶矽導線的製程剖面圖。 首先，請參照第1A圖，在一矽基底10上形成一用以隔 離元件的場氧化物12與所需的元件（圖未顯示）。然後在 砂基底10上形成一複晶砂層14。 接著，請參照第1B圖，在複晶矽層14上形成一覆蓋氧 化層16。其次，請參照第1C圖，在覆蓋氧化層16上塗佈 一光阻層18。 最後，請參照第1D圖，其是第1C圖的經後續的微影步 驟與蝕刻步驟所形成的立體圖。其利用平行光源，例如深 紫外光經由一具圖案的光罩，將該圖案轉移至光阻層18 上，然後施以顯影步驟用以去除部份光阻層18，再以後續 的蝕刻步驟依序蝕刻未被光阻層18所遮蓋的覆蓋氧化層16 與複晶矽層14，之後去除剩餘的光阻層18，而形成覆蓋氧 化物16a與複晶矽導線14a雙層結構。 經濟部中央標率局員工消費合作社印製 上述習知動態隨機存取記憶體的複晶矽導線的製造方 法之中，由於利用紫外光對光阻層做選擇性的曝光時，紫 外光到達覆蓋氧化層表面會產生反射，因爲在接近場氧化 物之處上方的覆蓋氧化層有高度落差，所以反射的紫外光 會影響到光罩不透光區下方的光阻層，而使場氧化層附近 的圖案轉移產生誤差，所以會導致後續蝕刻步驟造成局部 4 本紙張尺度適用中國國家標準（CNS > A4規格（210X297公釐） loc/Jessica/〇〇2 A7 B7 五、發明説明（彡） 的過度鈾刻而產生線路（複晶矽導線）內凹的瓶頸構造。 習知用來改善因光線反射所產生瓶頸效應的方法，如 下：（1 )在光阻層上塗佈一頂層防反射劑（top anti-reflection ; T-ARC )，此法只供特定點防止瓶頸效應， 效果較差；（2 )塗佈一底層防反射劑（bottom anti-' reflection ; B-ARC )，雖可得到預期的效果，但其蝕刻 再現性差，不易控制，另外更有產生雜質粒子（particle ) 的缺點，嚴重影響元件性能。 因此，本發明的目的是提供一種複晶矽導線的製造方 法，其不但可消除紫外光線的反射而避免圖案轉移的的誤 差所造成的線路局部內凹瓶頸效應，而且不會產生雜質粒 子，又可提供較佳的再現性。 根據上述目的，本發明提供一種複晶矽導線的製造方 法，適用於積體電路動態隨機存取記憶體的製程，包括下 列步驟：a.在一已形成元件的半導體基底上形成一複晶砂 層；b·在該複晶矽層上形成一覆蓋絕緣層；c·在該覆蓋絕 緣層表面形成微細粗糙構造；d.在已形成微細粗糙表面@ 該覆蓋絕緣層上塗佈一光阻層；e.選擇性曝光以轉移圖案 至該光阻層上，並去除未曝光的光阻層；f.依序蝕刻未被 光阻層遮蓋的該覆蓋絕緣層與該複晶矽層；以及去除剩餘 的該光阻層，而留下一複晶矽導線。 根據上述目的，本發明提供另一種複晶砂導線的製造 方法，適用於積體電路製程，包括下列步驟：a.在〜半導 體基底上形成場氧化層與所需元件；b.形成一複晶矽層於 5 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨0X297公釐） -------：-----~ ^------訂------r' {請先閑讀背面之注意事項再填寫本頁― 經濟部中央標準局員工消費合作杜印製 3ia?9air. doc/Jessica/002 A7 B7 經濟部中央標车局員工消費合作社印製 五、發明説明（f) 該半導體基底上；c.在該複晶矽層上形成一覆蓋氧化層； d.在該覆蓋氧化層上形成一氮化矽層；e.利用一蝕刻液經 由該氮化矽層表面溼蝕刻該覆蓋氧化層，使用表面產生微 細粗糙的構造；f.在已形成微細糙表面的該覆蓋氧化層上 塗佈一光阻層；g.選擇性曝光以轉移圖案至該光阻層上，' 並去除未曝光的光阻層；h.依序蝕刻未被該光阻層遮蓋的 該覆蓋氧化層與該複晶矽層；以及去除剩餘的該光阻層， 而留下一複晶矽導線。 爲讓本發明之上述和其他目的、特徵、和優點能更明 顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳 細說明如下： 圖式之簡單說明： 第1A圖至第1C圖繪示習知一種動態隨機存取記憶體 之複晶矽層導線的製程剖面圖； 第1D圖繪示由第1C圖經後續製程所形成的複晶矽導 線之立體圖； 第1E圖是第1D圖的上視圖； 第2A至第2E圖繪示依據本發明之較佳實施例之製程 剖面圖； 第2F圖繪示由第2E圖經後續製程所形成的複晶矽導 線之立體圖；以及 第2G圖是第2F圖的上視圖。 實施例 請參照第2A至第2F圖，其繪示依據本發明之動態隨機 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） 1· f^ns tj im ^^^^1 i^n· ^^^1· L ^mv ml I ml ^ —r (請先閱讀背面之注意事項再填寫本頁) 0694twf.doc/Je ：a/〇〇2 A7 B7 經濟部中央標率局員工消費合作社印製 五、發明説明（j:) 存取記憶體之複晶矽導線的製程剖面圖。 首先，請參照第2A圖，在已形成場氧化物32與所需元 件（圖未標示）的半導體基底30，例如是矽基底上形成一 複晶矽層34，其例如是利用化學氣相沈積法（CVD )來形 成’而其厚度大約介於1000A至15GGA之間。然後，可以在 複晶矽層上形成一厚度介於1500A至1800A之間的金屬矽 化合物層WSix (圖未標示），以增加導電性能。 接著，請參照第2B圖，在複晶矽層34上形成一覆蓋絕 緣層36，例如是利用低壓化學氣相沈積法（LPCVD )或電 漿加強式化學氣相沈積法（PECVD )，而以四乙氧基矽烷 (TEOS )爲反應氣體所形成之厚度介於25GGA至3GGGA之 間的氧化層，當然，其他沈積法及同等的絕緣物質在可合 乎製程的要求之下，也可以替代本較佳實施例之方式。本 實施例以覆蓋氧化層（cap oxide )爲例子繼續下列的製 程。 其次，請參照第2C圖，在該覆蓋氧化層上形成一氮化 矽層38，其厚度大約是介於6GA至3G0A。 然後，請參照第2D圖，利用蝕刻液施一溼蝕刻程序， 由於蝕刻液穿透構成氮化矽薄層的晶粒邊界（grain boundary )速率較快，而使氮化矽薄層下的覆蓋氧化層表 面蝕刻速率不同，而產生覆蓋氧化層人造微細粗糙 (artificial micro-roughness )構造 36a，上述的飩刻 程序例如是使用10 : 1的氫氟酸（HF )溶液蝕刻大約1 分鐘至3分鐘，而蝕刻液也可以用20 : 1或6 : 1緩衝氧 7 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 袈. 訂 A7 *〇c/Jessica/〇〇2 五、發明説明（心） KB'i mtl n^— —^n ^^^^1 L I Bm^i ^^^^1 ^ ^ (請先閲讀背面之注意事項再填寫本頁) 化蝕刻液“uffered oxide enchant ; BOE )來取代。此 =，富然不限上述方式形成覆蓋絕緣層人造微細粗糙表 /他可以形成適當人造微細粗糙表面的方式（例如電 法），只要符合需求亦可取代本較佳實施例的方法。 之後，請參照2Έ圖，在已形成人造微細粗糙表面的覆' 盍=化層36上形成一光阻層4〇。接著，利用平行光源，例 如深紫外光經申一具圖案的光罩，將該圖案轉移至光阻層 40上，然後施以顯影步驟以去除部份光阻層4〇，再以後續 的蝕刻步驟依序蝕刻未被光阻層所遮蓋的覆蓋氧化層36與 複晶砂層34，之後去除剩餘的光阻層40與覆蓋氧化層36， 而开/成覆蓋氧化物36a、複晶砂導線34a雙層結構（如第 2F圖與第2G圖所示）。 經濟部中央標率局員工消費合作杜印製 由上述實施例可知本發明主要的特徵是在覆蓋氧化層 的表面上，形成一人造微細粗糙表面，用以分散反射光線 行進路徑，而造成破壞性干涉（destructive interference )，藉以抵消反射的光線，以防止場氧化物 邊緣的複晶矽導線產生往內凹的瓶頸效應。而其不但可消 除紫外光線的反射避免圖案轉移的的誤差，又不會產生雜 質粒子，並可提供較佳的再現性。 雖然本發明已以一較佳實施例揭露如上，然其並非用 以限定本發明，任何熟習此技藝者，在不脫離本發明之精 神和範圍內，當可作些許之更動與潤飾，因此本發明之保 護範圍當視後附之申請專利範圍所界定者爲準。 本紙張尺度適用中國國家橾準（CNS ) M规格（210X297公釐）

Claims (1)

  1. 0694twfl doc/iessica/0 0 2 第85丨丨30丨3號專利範圍修正本 A8 B8 C8 D8 修库曰_ 86日4 經濟部中央標準局負工消費合作社印製 六、申請專利範圍 1. 一種複晶矽導線的製造方法，適用於積體電路製 程，包括下列步驟： a .在一已形成元件的半導體基底上形成一複晶矽 層； b. 形成一覆蓋絕緣層； c. 在該覆蓋絕緣層表面形成微細粗糙構造； d. 在已形成微細粗糙表面的該覆蓋絕緣層上塗佈一 光阻層； ‘ e. 選擇性曝光以轉移圖案至該光阻層上，並去除未曝 光的光阻層； f. 依序蝕刻未被光阻層遮蓋的該覆蓋絕緣層與該複 晶矽層；以及 g. 去除剩餘的該光阻層，而留下一複晶矽導線。 k如申請專利範圍第1項所述之製造方法，其中該複 晶導線上更包括一覆蓋絕緣物。 ^如申請專利範圍第1項所述之製造方法，其中該複 晶矽層的厚度是介1000A於1500A至之間。 ^如申請專利範圍第2_項所述之製造方法，其中該覆 蓋絕緣層的厚度是介於2500人至3000A之間。 如申請專利範圍第L項所述之製造方法，其中該覆 蓋絕緣層係氧化層。 ^如申請專利範圍第1項所述之製造方法，其中在i 步驟a之後及該步驟b之前更包括在該複晶矽噚 金屬矽化合物層。 ,--------^-----裝 i-----訂------線—-------Ί (請先Μ讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國'家標準（CNS ) Α4規格（210X 297公釐） A8 經濟部中央標準局員工消費合作社印製 S1S7 攸 Γ1 doc/Jessica/002 第85 1 13013號專利範圍修正本 D8 修正日期86.4 2l·六、申請專利範圍 k如申請專利範圍第i項所述之製造方法，其中該金 屬矽化合物層的厚度是介於1500A至1800A之間。 ^如申請專利範圍第1項所述之製造方法，其中步驟 c·在覆蓋絕緣層表面形成微细粗糖構造的方法更包括下 列步驟： 在該覆蓋絕緣層上形成一氮化矽層；以及 施一溼蝕刻程序，用以依序蝕刻該氮化矽層與該覆蓋 絕緣層，以形成該覆蓋絕、緣層微細粗糙構造。 9.如申請專利範圍第^_項所述之製造方法，其中該氮 化矽層的厚度是介於50A至之300A間 10·如申請專利範圍第頁所述之製造方法，其中該触 刻程序是使用緩衝氧化蝕刻液來進行。 11 .如申請專利範圍第^_項所述之製造方法，其中該倉虫 刻程序是使用氫氟酸溶液來進行。 12·如申請專利範圍第1〇項所述之製造方法，其中該 溼蝕刻程序浸漬蝕刻液的時間是介於3分鐘至6分鐘之 間。 13. 如申請專利範圍第1項所述之製造方法，其中該選 擇性曝光所使用的光源係深紫外光。 14. 一種複晶砂導線的製造方法，適用於積體電路製 程，包括下列步驟： a. 在一半導體基底上形成場氧化層與所需元件； b. 形成一複晶矽層於該半導體基底上； c. 在該複晶砂層上形成一覆蓋氧化層； (請先閲讀背面之注意事項再填寫本頁) -裝 訂 -I I ^^^1 ^^^1 ^^^1 fan tn —mtMmm Bin I ITU ^^^1 ^^^1 · 本紙張尺度逋用中國國家揉準（CNS ) A4規格（210X297公釐） Α8 BS C8 D8 0694twfl .doc/Jessica/002 第8 5 1 13 Ο 1 3號專利範圍修正本 六、申請專利範圍 d.在該覆蓋氧化層上形成一氮化砂層； e .利用一蝕刻液經由該氮化矽層表面溼蝕刻該覆蓋 氧化層，使用表面產生微細粗糙的構造： f. 在已形成微細糙表面的該覆蓋氧化層上塗佈一光 阻層； g. 選擇性曝光以轉移圖案至該光阻層上，並去除未曝 光的光阻層； h ·依序飩刻未被該光阻層遮蓋的該覆蓋氧化層與該 複晶矽層；以及 ，1.去除剩餘的該光阻層，而留下一複晶矽導線。 15·如申請專利範圍第14項所述之製造方法，其中該 複晶矽導線上更包括一覆蓋氧化物。 ---------裝，I (請先閲讀背面之注項再填寫本頁) 訂 線 經濟部中央揉準局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) Α4规格（210X297公釐）
TW085113013A 1996-10-23 1996-10-23 Manufacturing method of polysilicon conductive line TW313701B (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW085113013A TW313701B (en) 1996-10-23 1996-10-23 Manufacturing method of polysilicon conductive line
US08/768,971 US5872055A (en) 1996-10-23 1996-12-18 Method for fabricating polysilicon conducting wires

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW085113013A TW313701B (en) 1996-10-23 1996-10-23 Manufacturing method of polysilicon conductive line

Publications (1)

Publication Number Publication Date
TW313701B true TW313701B (en) 1997-08-21

Family

ID=21625515

Family Applications (1)

Application Number Title Priority Date Filing Date
TW085113013A TW313701B (en) 1996-10-23 1996-10-23 Manufacturing method of polysilicon conductive line

Country Status (2)

Country Link
US (1) US5872055A (zh)
TW (1) TW313701B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5981401A (en) * 1998-03-13 1999-11-09 Micron Technology, Inc. Method for selective etching of anitreflective coatings
CN100539080C (zh) * 2006-04-12 2009-09-09 中芯国际集成电路制造(上海)有限公司 通过自对准形成多晶硅浮栅结构的方法
CN105845564B (zh) * 2016-05-25 2018-08-24 上海华力微电子有限公司 防止有形貌晶圆表面刻蚀损伤的光刻刻蚀方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4933304A (en) * 1988-11-03 1990-06-12 Sgs-Thomson Microelectronics, Inc. Method for reducing the surface reflectance of a metal layer during semiconductor processing
US4971655A (en) * 1989-12-26 1990-11-20 Micron Technology, Inc. Protection of a refractory metal silicide during high-temperature processing using a dual-layer cap of silicon dioxide and silicon nitride
US5166093A (en) * 1991-07-31 1992-11-24 Micron Technology, Inc. Method to reduce the reflectivity of a semi-conductor metallic surface
US5604157A (en) * 1995-05-25 1997-02-18 Industrial Technology Research Institute Reduced notching of polycide gates using silicon anti reflection layer

Also Published As

Publication number Publication date
US5872055A (en) 1999-02-16

Similar Documents

Publication Publication Date Title
US11515198B2 (en) Semiconductor constructions comprising dielectric material, and methods of forming dielectric fill within openings extending into semiconductor constructions
US6255022B1 (en) Dry development process for a bi-layer resist system utilized to reduce microloading
US6429538B1 (en) Method for making a novel graded silicon nitride/silicon oxide (SNO) hard mask for improved deep sub-micrometer semiconductor processing
US20010041444A1 (en) Tin contact barc for tungsten polished contacts
JPH06216085A (ja) 半導体装置のコンタクトホール形成方法
TW313701B (en) Manufacturing method of polysilicon conductive line
KR100207462B1 (ko) 반도체 장치의 커패시터 제조방법
JPH07130631A (ja) パターン形成方法及びそれを利用した半導体記憶装置の製造方法
JPH08330539A (ja) 半導体装置の製造方法
US6214737B1 (en) Simplified sidewall formation for sidewall patterning of sub 100 nm structures
TW312813B (en) Planarization method of film layer in semiconductor device
US6544885B1 (en) Polished hard mask process for conductor layer patterning
JP3021549B2 (ja) レジストパターン形成方法
TW461044B (en) A method for manufacturing node contact window of dynamic random access memory
KR100263669B1 (ko) 웨이퍼 정렬을 위한 정렬마크 형성방법
JP2930971B2 (ja) パターン形成方法
TW399294B (en) Process for etching dielectrics
TW414975B (en) Method of forming SiON layer
TW411587B (en) Manufacturing method of dynamic random access memory
TW525258B (en) Method for producing dielectric layer with a low dielectric coefficient
KR940009620B1 (ko) 반도체 셀의 캐패시터 제조방법
WO2001009683A1 (en) Reduction of resist poisoning
TW384527B (en) Manufacturing method for contact windows
KR100419748B1 (ko) 반도체소자의제조방법
KR0172799B1 (ko) 반도체 소자의 미세패턴 형성방법