TW313652B

TW313652B - Digital adder circuit

Info

Publication number: TW313652B
Application number: TW085115653A
Authority: TW
Inventors: Jiawei Liu
Original assignee: Advanced Risc Mach Ltd
Priority date: 1996-10-02
Filing date: 1996-12-18
Publication date: 1997-08-21
Also published as: GB2317971A; WO1998014864A1; JP2001501341A; KR20000048818A; EP1008033A1; IL128178A0; GB2317971B; CN1232561A; EP1008033B1; GB9620526D0; DE69708160D1; US5951630A

Description

經濟部中央標準局員工消費合作社印製 313652 A7 ___ B7 五、發明説明（）發明領域：本發明係有關於資料處理的領域。更特別地，本發明係關係於數位加法器電路，其係被使用在資料處理系統之内者。發明背景：加法是一種經常執行在資料處理系統中之最重要乏算術運算之一。一種產生高速加法器電路之問題是在於結果之高階位元是取決衿來自低暗位元之進位値。此結果是造成加法運算相當地慢。在資料處理系統中之一經常性目標是他們應該被儘快地運算，為了這目的，相當可觀的努力已經付出很多年於設計與開發一可以高速運算之加法器電路。一種用於一高速運算之技術已經被提出，於兩輸入運算元上執行互斥或閘（exclusive OR)運算，其中，該用於兩運算元之總和之進位位元是被分開計算，其結果於最後級處組合，以產生總和。如此技術的一例子是描述於文章〃用於並聯加法器之常用佈局，之布連特（rent )和康（Kung )加法器，其係由布連特及康於1 9 8 2年三月之IEEE Trans c〇mput中第2 6 0至2 6 4頁中所述。當此進位位元計算計刻改善性能時，進位計算需要好幾層遲輯來加以執行。這邏輯消耗電路區域與功率以及限制了可以被完成之最後性能。 2 ^紙張尺度適用中國國家標準（CNS ) Α4規格（21QX297公釐）" ' —-- (請先聞讀背面之注意事項再填寫本頁)

A7 B7 *13652 五、發明説明（發明目的與概述：由一">5* 看"也 . 本發明提供一加法器電路，用以相加，第一二進數輿—第__ ^ —進數，該加法器電路至少包含：進位評估電路，用以評估代表該相當於第一二進數及第進數<相關位元之總和方塊之一進位產生控制信號义及輪入進位値到詨方塊，該進位生產控制信號包含一仏號V和W ’其每個可以具有値，該進位生產控制H對來自該總和之進位作邊碼，其係依據： v w — p代表一進位消除，因此，該進位_果是零，而無關該輸入進位値； V去W代表一進位傳遞，因此，該進位結果等於韓輸入進位値；以及 v一W_Q代表—進位產生，因此，該進位結果是1，而無關該輸入進位値。本發明提供一用於該進位產生控制信號之编碼，該信號係能狗以更少電路元件、更少邏輯層加以產生，而造成更快、更小與更有效用電的電路。可以了解的是，該兩 ^號V及W可取之値P及Q可以有各種絕對値，以及，可以是眞或反相格式。然而，有利地，於簡單的較佳實施例中，蟑些値P和Q取系統之電壓軌二進位値，其中p = 〇且 Q ：= 1 〇就總趙看來，該執行上述编碼之進位評估電路於一加法器電路内典型係發生很多次。取決於一特別進位評估電路是定位衿該加法器電路中，它將接收來自第一二進數及本紙張尺度適用中國國家揉準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 訂

X 經濟部中央標準局員工消費合作社印製經濟部中央標準局員工消費合作社印裝 313652 at __ B7 五、發明説明（）第二二進數或者來自上游電路中之包含先前評估進位產生控制彳§號之位元作為其輸入。更明白地説，於本發明之較佳實施例中，該進位評估電路係反應於兩對輸入信號 (ai，b!)及（a2，b2)，其包含該第一二進數及該第二二進數之兩相對位元之一，或者，兩先前評估之進位產生控制信號V及W是由下式表示： V — a2 " ( 32 + b2 ) · ai :以友 W = a2 · b2 + ( a2 + b2 ) · bi 其中，一進位估算電路可以以一運算解決之於輸入信號成對之數目，所需電路之大小，複雜性及實用性，以完成該評估之情形係要加以估算p更明白地説，假如一進位評估電路是能夠解決多對輸入信號，則於整個加法器電路中將需要較少層的進位評估電路。然而，由於至一進位評估電路之輸入信號對之數目增加，由該進位評估電路所執行之決定的複雜性’及該電路之規模，以及其在有限電签内運算之能力及該積體電路之串聯損失限制亦增加。為了上述理由’吾人發現反應於二，三或四對輸入信號之一的進位評估電路是較佳的。然而，可以了解，一般而言，該進位評估電路可以反庳於N對輸入信號（其中， N是一大於1之整數）。當前述之進位評估電路可以被用於各種情形中，尤適用於系統’其中，多數之該進位評估電路是被使用於一平行的字首結構中，以評估來自該第—二進數及該第二二進數之一整组之進位位元。 ___ 4 本紙張尺度逋用中國國家揉準（CNS > A4規格（210x297公釐） ' -- (請先閲讀背面之注意事項再填寫本頁) 訂. •r 五、經濟部中央榇準局貝工消費合作社印製發明説明（由該進位評估電路所執行之编碼是一種於多數靜態互補型金屬氧化物半導體（CM0S)邏輯閘中最適用以有效率執行之方法。另一方面，假如一動態積體電路是較佳時，為了減少電路區域’則該编碼同時也同時適用由多數動態CM〇s 暹輯閘之實施例。於一較佳加法器電路結構中，可以執行上述技術之結構包含：一進位二進數決定電路，其係反應於該第一二進數與該第--·進數’用以決定一進位二進數，其係由該第一二進數與該第二二進數之總和之進位位元所構成，該進位二進數決定電路具有多數電路級以串聯操作，用以決定該進位二進數，每一電路級作用以部份地解決該進位二進數，以及，至少_電路級包含至少前述進位位元評估電路之一，其係產生一進位控制產生信號，該信號係通過於該電路級之間，作為至下一電路級之輸入信號；以及一反應於前述第一二進數、前述第二二進數與該進位二進數之相關位元之组合連輯電路，用以產生一所得二進數的一相關位元。於上述電路中，該進位二進數之有利快速決定可以被完成。一旦該進位二進數已經被決定，則該最後被加數寸以在實施例中被決定，其中，該第一二進數，該第二二進數，及該進位二進數分別相對應位元A，b和C，該組合邏輯電路執行運算（（A X 〇 R B ) X 〇 R C)。

(請先閲讀背面之注意事項再填寫本頁) 訂 Λ 經濟部中央標準局貝工消費合作社印製 A7 --------B7 五、發明説明（） ' ' 一協助減少所需電路區域之另一改進是，其中，對於進位評估電路中，該進位控制皋生信號必須代表一進位消除或者是一進位產生，V=w，與單一信號線可以被使用以傳送該進位控制產生信號。本發明的加法器電路是特別適用於使用在一積體電路微處理器之内。從另方面看來，本發明提供操作加法器電路的方法，用以相加一第一二進數與一第二二進數，該方法包含下列步驟：評估一進位產生控制信號，該信號代表第一二進數及第二二進數之相關位元之方塊之總和，以及，—輸入進位値至該方塊，該進位產生控制信號包含兩信號V和破，其可以每個均有一 P或Q的値，該進位產生控制信號對一由該總和結果得來之進位作编瑪，其依據： v = w= p代表一進位消除，因此該進位結果是零，而無關該輸入進位値； V古W代表一進位傳遞，因此，該進位結果等於該輸入進位値；以及 V=W=Q代表一進位產生，因此，該進位結果是1，而無關該輸入進位値。圈式之簡要説明：本發明的實施例現將參考隨附之圈式加以描述，其中：第1圈例示，兩輸入對進位評估電路； (請先聞讀背面之注意事項再填寫本頁) 袈_ 訂 6

313652 A7 !-------B7五、發明説明（）第2圖例示第3圖第4圖第5圖第6圈第7圈第8圈第9圖第1 0 第1 1 第1 3 第1 4 上〇伍疋進位二進數評 1圈中之進位評估電路；#系統，其係組成第例示一三輸入對進位評估電路；例示一 9位元進位二進數誶聚汗估系統，其组成第3蹰中之進位評估電路；例示第1圈電路的一择觫 W態互補型金屬氧化物半導體(CMO S)實施例；例示第3圖電路的一靜態⑽心實施例；例示被使用以計算一 3 2位元進位二進位數之最高位7C之四輸入對進位評估電路之相互連接；相當於第7圖除了母笛-会，、隊1孩第w高位兀係被評估；以及例示一4輸入對進位評估電路：圈例不一 1 6位το加法器，其係使用4輸入對進位評估電路；圈及第1 2圈例示4輸入對進位評估電路之cm〇 S電路；圈例示一傳統加法器電路；以及圈例不一加法器電路，其係併入4輸入對進位評估電路。

H 1- -I --------一裝—— (請先聞讀背面之注意事項再填寫本頁)

.•IT 經濟部中央標準局貝工消費合作社印製較佳實施例之詳細説明：進位判斷之一般概念將首先被加以考慮。於一般例中’進位ci+!係藉由相加兩1位元二進數知與bi而加以估。由ai和bi的値所定義者有兩種大致狀況。第一種狀本紙張尺度適财ϋ ϋ家縣（CNS)以胁 (210X297公釐) 五、發明説明（是當兩運算元位元相等睹，饮士士寺時，其中有一輸出進位請求提出。假若兩輸入均是1時，— 1造么請求發生，而假若是兩輸入均是0時，一〇進位請皮路4 靖來發生。第二種狀況是，其中沒有輸出進位要發生，當運糞矛扦；b + 异兀位兀具有不同値時。請見表 1，其中，字母U指示其中沒有輸出進位請求。

Si，l>i ^i + 1 0 0 0 11 1 0 1 u 10 U 表 (請先聞讀背面之注意事項再填寫本頁) 裝· 訂經濟部中央標準局員工消費合作社印製一輸入對（t，bi )可以是或可以不是作成一進位請求。假如兩輸入對（ai，bi )與（a』，bj )被使用，二進位請求可以於同時發生。自此’吾人是必要判斷該兩進位請求。注意，i與j關係於於計算中兩相鄰位元（於第一位準）或位元之方塊（於隨後諸位準），因此，假如吾人判斷相關於先前三位元之判斷方塊之進位要求，則i=j + 3。第 1圈類示一 2輸入對進位判斷器（進位估計電路）。該輪入對（ai，bi)可以作成一非可遮蓋進位請求（非可遮蓋具有該請求必須總是被輸出進位ci + 1所認可之意思）。該輸入對（aj，bj )可以造成一可遮蓋進位請求（可遮蓋進位請求具有該請求可被一非可遮蓋進位請求所遮蓋之竟本紙張尺度適用中國國家標準（CNS > A4規格（210X297公慶） A7 B7 五、發明説明（）思）。只有當沒有來自該輸入對（⑴，bi )之非可遮蓋進位請求是一為該輸出進位Ciq所認可之來自該輸入對 (aj’ b〗）之可遮蓋進位請求。這係帝於表2。 ai，bi aj，bj Ci + 1 0 0 - 麵 0 11 - _ 1 ο l (或 l ο) 〇 0 0 ο l (或 l ο) 11 1 ο 1 (或 1 ο) 〇 1 (或 1 0 ) U 表 2 該輸出進位ci+i可以使用如表3中所示之兩線（Vi， Wi )加以编碼。在兩線上之信號構成進位產生控制信號。下列等式滿足表2及表3。 Vi = a*bi + ( aj + bi ) ajWi = a‘bi + ( ai + bi ) bj ( i (請先閣讀背面之注意事項再填寫本頁) 裝· 訂經濟部中央標準局貝工消費合作社印製

Ci+i Vi,Wi 0 0 0 1 1 1 U 0 1 U 1 0 表 3 9 本紙張尺度適用中國國家標準（CNS ) A4规格（210X297公釐）經濟部中央標準局貝工消費合作社印製 313652 at --- B7 五、發明説明（）一使用2輸入對進位判斷器之16位元快速進位計算係如第2圈中所示，第2圈例示該設計是有规律的。於第 2圈中之每一節點是一 2輸入位元進位判斷器。取決於其輸入，每節點可以被認為是予以通過至電路中之下一級之結果上之*投票(vote)。該節點可以指示一進位產生 (1 ’ 1)(一個是投票），一進位取消（〇，〇)( 一個否投票）或一進位傳遞（〇，1 )或（1，〇)(―棄權）。在底部位準，該判斷於輸入運算元位元間加以執行，以及在先前決定判斷之結果間之較高位準。第2圈的系統是不同於先前所提之由布連特（Bre耵）及康（Kung)所提議之設計。於布連特及康加法器之計算遲輯所需要之gi (產生信號）與Pl (傳遞信號），於本技藝中係不必要的。這導致僅需要較少的遲輯廣，因此，高位便產生。於布連特和康之設計中，由輸入對（ai，比）及 “广Μ所產生之兩對（gi’ Pi)與（…）可以被看作4新的輸入對。當gl#pi均為"，該新輸入對 (gi，Pi)作出-〇進位請求’當m，則為一丄進位請求，當PiW時，沒有進位請求。注意“，和p如於表 4中所示的是互斥的。表紙張尺度適用中國國家標準（CNS ) Λ4规格( 210X297^7" (請先閲讀背面之注意事項再填寫本頁} 裝、?

• - -I A7 B7 五、發明説明（

gi,pi gj，Pi Ci + i 0 0 0 10 _ · 1 0 1 0 0 0 0 1 i ο 1 0 1 0 1 U 表該輸出進位Ci+1使用如表5中所示之二線（Vi 可以加以编碼。下列之等式滿足表4與表5 ·· Vi = 8i + Pigj Wi = piPj

Wi (請先閲讀背面之注意事項再填寫本頁) (2 )

Ci + i Vi,Wi 0 0 0 1 10 U 0 1 經濟部中夬橾準局員工消費合作社印策表 5 以上之等式（2 )是已熟知之布連特及康加法器之主要想法。其用於進位產生gi與進位傳遞Pi之遲輯計算是浪費的，除了可以了解進位是如何產生和傳遞之外。一依據本設計之3輪入對進位判斷器是於第3阐中所顯不。輸入對（ai，bi )可以作出一非可遮蓋進位請求 11 210X297公釐） J ^^1- .^n ί - < an in HI ^^1 衣 ΜΗ» I - I— 111 —I— ' ^^1 ^^1 In - - - In In - _1 —^n —^ϋ

A7 B7 五、發明説明（） (請先閲讀背面乏注意事項再填寫本育) 該輸入對（a』，b〗）與（ak’ bk)可以兩者均同時作出一可遮蓋進位請求。然而，該輸入對（a』，bj)具有優於输入對（，bk )之優先權。只有當來自輸入對（ai，bi ) 之沒有非可遮蓋進位要求及來自輸入對（aj，bj )沒有可遮蓋·進位時，來自輸入對（ak , bit)之一可遮蓋進位是被輪出進位Ci + i所認可，如在表6中所示。下列之等式滿足表3與表6 :

Vi = a；b； + (a； + bi)(ajbj + (3j + bj)ak) w； = aibi + (ai + biXajbj + (aj + bj)bk) ( 3

ai.bi a”bj ak5bk Ci十1 0 0 - - 0 11 - - 1 〇 1 (或 1 0 ) 0 0 0 〇 1 (或 1 0 ) 11 1 〇 1 (或 1 0 ) 0 1 (或 1 0 ) 0 0 0 〇 1 (或 1 0 ) 0 1 (或 1 0 ) 11 1 〇 1 (或 1 0 ) 0 1 (或 1 0 ) 〇 1 (或 1 〇) U 經濟部中央棣率局貝工消费合作杜印袋第4圈類示一 9位元進位計算，其係使用3輸入對進位判斷器者，其只造成二層暹輯且因此產生高速進位。使用3輸入對進位判斷器作η位元二進數的加法可以倍數成比例於0 (logan)加以執行，因此較使用2輸入進位判斷 12 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐

五、發明説明（）器，其計算倍數是0 (log2n)要更有效。使用一類似於2或3輸入對進位判斯器之方式，具有任何數之輸入對之進位判斷器可以被導出。然而，具有大於4輸入對之進位判斷器通常不是想要的。首先，太多串聯電晶體係被需要，以執行這些判斷器，這導致無效率之互補型金屬氧化物半導雎（C Μ 〇 S )設計。其次，判斯器格佈局（cell layout)對資料通路之位元薄片而言變成太大。第5圈顯示一 2輸入對進位判斷器之靜態CMOS之執行。注意的是’輪出Vi和Wi是反相信號。然而，該判__ 器是非常對稱的且可以直接以反相邏輯方式執行於下一級。這些經過兩判斯器之信號自然是正眞實（positive_true) 的，因此，不需要反相器。第6圖顯示該3輸入對進位判斷器之一靜態CMOS 執行。3或4輸入對進位判斷器可以是有利的，假如動態 CMOS技術被使用的話，該情形下，第3圈電路之上拉或下拉部件是可以被使用。延伸第6圈的3輸入對電路可以產生一4輸入對或較高之電路可以藉由對稱地以一類似第5圖及第6圖間之延伸之方式加以完成。經濟部中央標準局貝工消費合作社印製可以正式地藉由假設一基於2輸入對判斷器之η位元加法器為例子對設計加以驗證，設an，an」，.· .，ai 及bn，bn.i , . .，…為！！位元二進數無進位Cn，Cn.j ’ · · ·，Ci，且假設C〇是輸入進位位元Ό吾人定義運算子Ο [1]如下： (a,b) o ; (ab+(a+b)a、ab+(a+b)b* ) ( 4 ) 13 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 313652 A7 -------_B7 五、發明説明（） ~

定理1 1 (定理 ) :設 (V“Wi) =(Cl P \ VW，(^ ) 假若i=l，及 (Vi，Wi) = (a“bi)0 (V 假若2彡i客η，其中，〇 1 , 1 ^ ^ib1 + (a! + bi )C〇則C i — V i — 1 — Wi 對 1 ，2，. . . η ( 5 ) 証明：我們經以 i 代表由歸納法證實了定理。其可以被看出等式（5)對於 i = :1成立 0 假若 i > 1 且 cM = 二 W“i » 貝1J {請先閲讀背面之注意事項再填寫本頁) 裝- (ai,b;) 〇 (Vi.i,Wi.i) (ai,b;) 〇 (ci.i,Cj.i) (ajbi + (a； + bi)ci.i,aibi + (a； (Ci,Ci) 如此，等式（5)由歸纳法證實成立。運算子〇被證實將為可結合的。所以，〜與％可以由任何已知輸入値由任何順序中被計算出。這提供了使用樹狀结構產生進位之基礎。注意，該運算子〇是不適用交換律的，這暗示不同輸入對的優先權。第7圏類示一 3 2位元加法器設計之部份，其產生用於該第3 2位元之進位。4輸入對進位判斷器係被使用於本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）訂經濟部中央標準局員工消費合作社印裝 A7 B7 經濟部中央標準局員工消費合作社印製五、發明説明（

第一和第二列（由下算來）,j- ο X 异术），而2輸入對判斷器被使用在第三列。該進位計算只通過三邏輯層。第8圖顯示電路的部份，其產生第31位元之進位。類似於第7圖及第8圖所_示之電路（連接）係被用於其他位元之進位結果。-旦，_進位位元已經被決定（亦即，進位與結構導致-產生或一消除，以在該給不可能被傳遞），料-信麟可以被使用，以傳送該結果到較高層去。最後一列Λ —總和電$，其冑該輸入運算元㈣位結果作互斥或閘（XOR)運算。來自第7圖及第8圖之加法器之進位輸出可以藉由擴展三列進位判斷器加以完成，以包含一位元3 2，然後，放置一二位元判斷器於第四列之位置3 2，以來自前一列又位置0及3 2之輸入。另一方面，於（加法器電路）第四列中尤位置31之電路是一全加法器，其會產生總和及進位輸出，而非只有互斥或閘（x〇R)電路之總和輸出。於一典型實施例中，本設計使用一〇6微米CMOS 製程技術只花了 1.85奈秒即可完成一 3 2位元進位計算。只要當Vi與Wi相等時（即進位已經產生），只需要單軌信號被進行，而不需要雙軌信號。這導致於晶片區域的一顯著減少，特別是於第三列中，其中更多空間係需要以收納來自最低位元至來自最高位元之信號。因此，該所得加法器是相當精巧。作為一以上技術使用的例子，一 8 〇位元高速加法器 15 本紙張尺度適用中國國家標準（CNS ) A4規格（210x297公着） (請先閱讀背面之注意事項再填寫本頁) Γ

經濟部中央標準局貝工消費合作社印製具有一適當晶片區域的設計現在將被考慮。如於表1中所示，該進位Ci係藉由相加兩1位元數ai 與^所評估。由値…與…所定義有大致兩種情形。第-種是當兩運算元位元相等時，其中有一進位請求發生。假如兩輸入均是…則-1進位要求發生，而假若兩輸入均是0，則- 〇進位請求發生。第二種是當運算元位元具有不同値時’其中沒有進位請求發生。字母u指示沒有進位請求。吾人引入進位判斷之概念，藉由以如第9圖中所示之 -四向進位判斯器作為一例子。任意輸入對… $3)可以作成一進位請求而兩或更多之進位請求可同時發生。因A ’判斷這㈣位請求是必要的。輪人對⑷，b3) 可以造成一非可遮蓋進位請求，其中，非可遮蓋指的是— 從輸入對（as, bO之進位結果必須被輸出c所認可。其他三個輸入對（a2»，（a^b!)與（a〇，b〇)可作出可遮蓋進位請求，其中可遮蓋意思為來自這三輸入對之進位請求可以由輸入對 (as，b3)所遮軍。該輸入對（a^h)具有較高優先權，高於輸入對（a^b,)及（a。，!)。）。該輸入對（aQ，bQ)具有最低之優先權。只有當其中沒有來自輸入對（hb3)之非可遮蓋的進位請求，一來自輸入對（a2，、）之一可遮蓋進位請求是為輸埤〇所認可。只有當沒有來自輸入對（a^b3)之非可遮蓋的進位e 請求，以及，來自輸入對（a2，、）之可遮蓋進位請求，—來自輸入對（ahb,)之可遮蓋進位請求係由輸出c所認可。只有當沒有來自輸入對（a3，b3)，（a2,b2)及（ai，bl)之進位請求 (請先聞讀背面之注意事項再填寫本頁) I f - · 裝- -、1T-

本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X297公釐）、發明説明（來自輸入對（ao，b。）之進位請出需用以執行該四向進位判斯器之眞2㈣可。表7概逑 a3，b3 a2,b2 a〇, b〇 0 〇i或 01 或 l〇 00 ___u_ I . 01或 10 [_00 01或 10 1__ 11 01或 10 | 1 〇 1 或 10 表7 u 以使用相同的方式，具有任意數目方向之進位判斷器可乂被導出。這些進位可以迅速地被產生，藉由使用進位判 ^器组合成為-樹狀結構，其利用進位計算之結合律。例如’第10罱例示基於該進位判斷之16位元進位計算。該實點代表進位判斷器。使用爪向進位判斷器之η位元數字的加法可以以一倍數成比例於Ο (l〇gmn)加以執行。理論上，每一進位判斷器處理更多輸入，這些進快產畦 — 、文尽王。然而，超過四個以上之進位判斷器通常是無實際上的興趣。首先是，需要太多串聯電晶體，以實行這些判 17 本紙張尺度適用中國國家操準（⑽）規格（2公董） Α7 Β7 8ί36δ2 五、發明説明（）斷器，這導致無效率之CMOS設計。再者，該判斷器格体局會容易地變得太大，對於一资料通路的位元間距。四向進位判斷器與其動態CMOS實施係被選擇，因為，它們於8 0位元設計中有良好之結果。其他的設計，諸如： 3 2位元加法器，喜好三向進位判斷器。由像用於自乘設計中之雙軌資料编碼所想出的是，該進位請求c可以使用於表8中所示之兩線（aa,bb)加以编碼。等式6及等式7提供由表7及表8所定義之行為。 C aa,bb 0 0 0 1 11 U 0 1 U 10 基_8 aa = a3b3 + (a3+b3)(a2b2+〇2+b2)(aibi+(a1+bi)a〇)) ( 6 ) bb = a3b3 + (a3+b3)(a2b2 + (a2 + b2)(a,b1 + (a1+b1)b〇)) ( 7 ) 第11圈顢示依據上述公式之四向進位判斷器之直接動態CMOS實施。該電路的操作是當輸入33及b3於控制互握之重置時間時為低時，使得節點⑴和n2被預充電為高，並於評估時，有條件地放電。這些暫存區係使用以維持驅動強度。 18 本紙張尺度適用中國國家揉準（CNS ) M規格（2丨0><297公釐） — -H n n n n - ^ ^ II —訂— II ( _ - (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局貝工消费合作杜印製經濟部中央標準局員工消費合作社印製 A7 B7 i'發明説明（）第1 2圖提供一更改版的四向進位判斷器。吾人於此假設每一輸入對（ai，bi)取三値（0 0)>(1 1)與（i 〇)之 ~，以及，（0 1)已經被轉換成（1 0)。理由有二，首先，係容易地佈局出修改之電路，使成為一資料路徑之位元間距（於這實施例中係為21.5微米），以及，其係大約3〇〇微微秒（picosecond)快於直接執行。再者，更重要的是，達些輸出aa和bb有新的意思。假如這些輸出⑽和以具有不同値時，這意謂如同先前所述沒有來自輸Λ之進位請求。然而，吾人可以以另一觀點看一四向進位判斷器。假如我們考慮一四向進位判斷器，是為一用於一 4位元加法之進位產生電路，則輸出aa和bb之一可以被看作是以一零進位入（carry-in)所產生之進位出輿另一是以一 1進位入。該直接的實施並不區別，哪一個以一零進位入產生之進位出，以及，哪一是以1進位入。該修改的電路正好是給這些輸出aa作為以一 1進位入產生之進位出，以及，輸出bb作為以一零進位入產生之進位出。這導致於晶片區域（如以下）的一顯著減少，並且，是本實施例中的一重要特色。然而，該修改實行的使用需要由（0 1)至（1 〇)之輸入轉換。幸運地，這沒有造成問題：該轉換是簡單的。它每位元包括一 2輸入反及閘（NAND)與一 2輸入反或閘 (NOR)。為了實用的理由，閘是一般地需要以隔離開諸信號與主輸入基礎。於此之差異是在於反及閘（NAND)與反或閘（NOR)係被使用以代替反相器。假如兩輸入匯流排係被設計使用一預充電結構，在反及閘（NAND>與反或閘（NOR) 19 本紙張尺度逋用中國國家橾準（CNS ) A4規格（210x297公釐） (請先閱讀背面之注意事項再填寫本頁) ★衣. 訂發明説明（）後之輸出是自然為低（於動態執行中所需），當這些排被預充電為高時。再者，這些反及閘（NAND)與反或μ (NOR)可以是重覆使用以於一算術遲輯裝置（ALU)設計中之邏輯操作。首先，考慮一傳統的方式之高速加法器設.計。第i ^ 圏顯示一傳統的加法器設計，其係使用進位選擇計劃。這些輸入係被分成d位元群。每群需要兩加法器。其—是__ 加法器具有一零進位入與另一具有一 1進位入。該進位產生器是負贵以產生用於全部群進位之邊界進位，其是然後被用以使用一多工器來選擇適當的總和。一設計決定必定得被作成選擇適當的群，以平衡進位產生器和群加法器之延遲。假如群加法器被作成太長，則於進位產生器中之延遲減少係由被群加法器的增加延遲所超過。假如該群加法器被作成太短，進位產生器之遲輯深度增加，並且，其延遲決定總加法器延遲。按照本發明的一實施例之8 0位元加法器之方塊圈係類示於第1 4圖。所有加法器均被畫出（但未被分離）為包括五個16位元群。該第一列是轉換電路，其包含2輸入反及閘（NAND)與反或閘（N〇r)。該第二和第三列是四尚判斷器’其產生在每一群中之進位，並且，具有先前所述之形式。該第四列產生兩中間總和具有一零進位入與一進位入。該最後一列是多工器，其選擇最後總和結果與三個進位判斷器，產生邊界進位Ci<;，C32，C4g和。該丄6 最低位元之進位已經在二列之進位計算之後加以產生。明五、發明説明（類的，相較於傳統進位選擇計刻，群加法器之需求已經被消除。該兩中間總和係被產生在進位產生樹之内。這導致晶片區域的明頰的減少，特別是當這些群被作長時，因為群加法器同時也需要一些用於進位計算之結構。某方面而 S，傳統方式造成太多冗餘。値得注意共有單—軌信號需要被進行（而不是雙軌信號），假如達些信號aa*bb被已知為相等（意指該進位已經被產生.作為一 1進位或者是 —0進位請求）。. 加法器是以一 0.5微米三金屬CM〇s技術被設計。該佈局具有一規則結構與均勻扇入舆扇出負載，且，因此是很精巧。後佈局HSPICE模擬展示該加法器取3.5奈秒，完成一 8 0位元加法。加法器的特性是總結於表9。 (請先閲讀背面之注意事項再填寫本頁) 裝. 經濟部中央榡準局員工消費合作社印製技術 0.5微米三重金屬CMOS 電源 3.3伏特加法時間 3.5奈秒作用區域 1720微米X 124微米電晶體數 2546 電晶體密度 12k/mm2 表一進位判斷計割已經被開發，其中，進位是使用幾進位要求之優先判斷。基於進位計算之相聯性。所提議的計劃不只是引起高速加法器，同時也提供一正常及精巧佈局 21 本紙張尺度適用中國國家標準(CNS ) A4规格（210X297公釐）〜----

及均勻之扇入負載。一動筚CMQS實施的一四向進位判澌器已經被想出和更改。該修改的版本使用雙重意思。假如這些輸出⑽及 bb是相等，這看出進位已經被產生。假如他們是不同，这意謂輸出aa是進位出，其係以一 i進位入與輸出bb以一零進位入。一非同步8 0位元加法器設計已經被基於提出之設封加以描述，其於0.5三重金屬CMOS技術中，取3_5奈衫以評估8 0位元總和。該作用區域是172〇微米X 124揭米。加法器的一重要特色是兩中間總和是被產生在進位產生樹之内。 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 22 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）

Claims

D8 申請專利範圍種加法器電路，用以相加一第一二進位數及一第二 —進位數，該加法器電路至少包含： (請先閲讀背面之注意事項再填寫本頁) 進位評估電路用以評估一進位產生控制信號，莫號代表該第—二進位數及第二二進位數之相關位夭又總和万塊，以及，一輸入進位値到該方塊，該進七產生控制信號包含二信號v和w，其每個可以具有石或Q値，該進位生產控制信號對_來自該總和之進七作编碼，其依據： V=W=p代表一進位消除，因此該進位結果是零，而無關該輸入進位値； v幸W代表一進位傳遞，因此，該進位結果相等該泰入進位俊；以及 V—W—Q代表一進位產生，因此，該進位結果^ 1 ’而無關該輸入進位値。 ’如申請專利範園第1項所述之加法器電路，其中之王 =0 及 Q = 1。經濟部中央標準局員工消費合作社印装 ’如申請專利範圍第1項所述之加法器電路，其中，索進位評估電路是反應於兩對輸入信號.(a^bQ及（a2，b2)，諸信號係包含該第一二進位數及第二二進位數之兩承關對位元之一，以及，兩先前評估之進位產生控制# 號，且，V及W是定義如下： V = a2b2 + ( a2 + b2 ) ai ;及 W = a2b2 + ( a2 + b2 ) bi 。 •如申請專利範園第1項所述之加法器電路，其中，翁 23 本紙張讀適用中國國家標率（CNS )从祕（2似297公羡）經濟部中央標準局負工消費合作社印製 A8 B8 C8 D8 夂、申請專利範圍進位評估電路是反應衿三對輸入信號（ahb,)，（a2,b2)及 (a3,b3)，諸信號係包含該第一二進位數及該第一二進位數之三相關對位元之一，以及，三先前評估進位產生控制信號，且，V及W之定義如下： V = a3b3 + (a3 + b3)(a2b2 + (a2 + b2)ai );及 W = a3b，+ (a〗+ b3)(a2b2 + (a2 + l>2)bi )。 5.如申請專利範圍第i項所述之加法器電路，其中，該進桎評估電路是反應於四對輸入信號（a^bt)，（a2，b2)， (»3，1>3)及（a4，b4)，諸信號係包含該第一二進位數及該第一二進位數之四相關對位元之一，以及，四先前許估進位產生控制信號，且，V及W是之定義如下： V = a4b4+(a4+b4)(a3b3 + (a3+b3)U2b2+(a2+b2)ai));及 W = aA + ^ + bAKasbs + ias + bsKazbz + Caa+b〗）!)!））。 6 .如申請專利範圍第1項所述之加法器電路，其中，該進位評估電路是反應於N對輸入信號（ai，bl)， (a2，b2)，· . . ，（aN，l?N)，諸信號係包含該第一二進位數及該第一二進位數之N相關對位元之一，以及，n 先前評估進位產生控制信號，且，V及W以以了之關係加以定義： V = fNv(aN,bN，...，ai，bi);及 W = fNjai^bNvwai’b!):其中 f!v = ai ； f、= b〗；且i之範困介於2至N之間； f^ai’biyyahbOsaibi + iai+bif'ia aibi + (ai+ by、。 24 本紙張尺度適用中國國家梯準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 耷- 、** 六、申請專利範圍 8 A8 Β8 C8 D8 如申請專利範園第1項所述之加法器電路，其中，諸多數評估電路係使用於一並聯字首結構，以評估一來自該第一二進位數及該第二二進位數之整组之元0 進位位經濟部中央標準局貝工消費合作社印製如申請專利範園第1項所述之加法器電路，其中，該評估電路係由多數靜態互補型金屬氧化物半導體（CM 0 S )遲輯閘所形成。如申請專利範圍第1項所述之加法器電路，其中，該評估電路係由多數動態互補型金屬氧化物半導體（CM 0 S)邏輯閘所形成。 .如申請專利範菌第1項所述之加法器電路，其至少包含：一進位二進數決定電路，其係反應於該第一二進數與該第二二進數，用以決定一進位二進數目，其係由該第一二進數與該第二二進數之總和之進位位元所構成，該進位二進數決定電路具有多數電路級以串聯操作，用以決定該進位二進數，每一電路級作用以部份地解決該進位二進數，以及至少一電路級包含至少諸進位位元評估電路之一，其係產生一進位控制產生信號’其係通過於該電路級之間，作為至下一電路級之輸入信號：和一反應於該第一二進數、該第二二進位數與該進位二進數之相關位元之組合遲輯電路，用以產生一所得二進數的一相關位元。 25 本紙張尺度適用中國國家棵準（CNS ) A4規格（210X297公釐） (請先H讀背面之注意事項再填寫本頁) 袈· -訂 *1365$

申请專利範團 15 經濟部中央標準局員工消費合作社印裝中，二專利範圍第1 °項所述之加·器電路，其二！進位數、該第二二進位數及該進位二進、數分別相對應位元a、b*c 行運糞ϋ柙l，該組合邏輯電路執丨.算（（A x〇R β) X0R c )。申請專利範園第丄項所述之加法器電路，其中， —於進位評估電路中’該進位控制產生信號必須代表 —進位消除或者是-進位產生，v=w，與單—信號線可以被使用以傳送該進位控制產生信號。如申請專利範圍第1項所述之加法器電路，其中，該進位評估電路具有—進位入輸入及產生一進位出輸出：使得當v*w，則V等於具有1之進位出輸出作為進位入輸入以及界等於具有0及進位出輸出作為進位入輸入。如申请專利範困第1 3續所述之加法器電路，其中，該進位評估電路組合一進位選擇電路，以產生— 最終結果。 •如申請專利範圍第1項所述之加法器電路其併入— 種積體電路微處理機。 •一種操作加法器電路的方法，用以相加一第—二進數與一第二二進數，該方法至少包含下列步驟：評估一進位產生控制信號，該信號代表第—二進數及第一 _進數之相關位元之方塊之總和，以及，_ 輸入進位値至該方塊，該進位產生控制信號包含兩信號V和W，其可以每個均有一 P或Q的値，該進位產 26 表紙張尺度適用中國國家輮準（CNS ) A4規格（210X297公釐） I ^ 、裝-- (請先聞讀背面之注意事項再填寫本頁} -、1T A8 B8 C8 D8 六、申請專利範圍生控制信號對一由該總和來之進位作编碼，其依據： V=W=P代表一進位消除，因此該進位結果是零，而無關該輸入進位値； V幸W代表一進位傳遞，因此，該進位結果相等該輸入進位値；以及 V=W=Q代表一進位產生，因此，該進位結果是 1，而無關該輸入進位値。 (請先閱讀背面之注意事項再填寫本頁) 袈· 、tT 經濟部中央標準局員工消費合作社印裝本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）