TW310472B - Electrostatic discharge protection circuit triggered by capacitor effect - Google Patents

Description

經濟部中央標隼局負工消費合作社印製 310472 A? ____ B? 五、發明説明（1 ) 本發明係有關於積體電路抗.電放電破壞的技術，特 別是有關於一種藉電容效應觸發之靜電放電保護電路。 靜電放電（Electrostatic Discharge，以下以ESD簡稱 )幾乎存在於積體電路之量測、組裝、安裝及使用過程輕。 其能造成積體電路的損壌，而間接影響電子系統的功能。 然形成ESD應力的原因，最常見的是以三種模型來解釋·· (1)人體模型（human body mode丨，HBM):這是以美軍軍事 標準 883 號方法3015.6(厘11^810-883，1^化〇<!30丨5.6) 所界定之模型，係指人體所帶靜電磁觸積《電路的接腳時 造成之ESD應力；（2)機器模型（machine model):係指機器 所帶錚電碰觸積體電路的接脚時所造成之ESD應力，現有 工業標準EIAJ_IC-121 method20界定之量測方法；（3)帶電 荷元件模型（charged device model):係指一原已帶有電荷 的積體電路在隨後的過程中，接觸導電物質而接地，因此 對積體電路形成一 ESD脈衝路徑。 請參照第1.和2属，所示分別爲輸入緩衝接合墊（input Pad)及輪出緩衝接合垫（outpm pad)等處停電放電保護電路 的電珞示意蹕。如第1鬮所示，輸入緩衝接合赞5處係利 用一 NMOS電晶|| Μι來保護内部電路6(intern.al circuit)， NM〇S電晶體之閘極、源極、基體極均連接至Vss電位， 其疫極則連接至輸入緩衝接合墊5上。再者，如第2鬮所 不’輸出緩衝接合垫7處係利用一對NMOS電晶髏M2和 PM〇S電晶體M3建構得之一輸出緩衡器（output buffer)保 遣内部電路6免於靜電放電破壞；其中，nM〇S電晶體M2 4 巧張----------------- (請先閲绩背面之注意事項再填寫本頁) • ULr n n 裝. 、·° ΑΊ B7 經濟部中央標準局iM工消費合作社印掣 五、發明説明（2 ) 和PMOS電晶體M3之閘極均耦接至内部電路6,其汲極均 連接至輸出緩衝接合墊7，另外，NMOS電晶體M2之源 極和基體極均連接至Vss電位，PMOS電晶體M3之源極和 基體極均連接至VDD電位。 然而，在次微米製程中，淡摻植汲極（LDD)結構及金 屬矽化物（Silicide)擴散技術的應用，會降低ESD保護電路 内NMOS電晶體抗ESD應力的效能。另外，對ESD應力 具較強抗受性（immunity)之二極逋或厚氧化物元件（Thick Oxide Device，如第3國所示之元件MO，均具有較NMOS 電晶體崩潰電壓（breakdown voltage)高的觸發電簾，故僅適 用於輸入緩衝接合垫5處，卻無法保護以NMOS電晶體爲 緩衝器（buffer)之輪出緩衝接合墊7 ^再者，ESD腺衝亦常 會經由電源線(p〇werrail)VDD或Vss破壞内部電路，縱如C. Duvvury 等人提出"Internal Chip ESD Phenomena Beyond the Protection circuit,"IEEE Transactions on Electron Devices, 35(12)，1988之解決方案，亦不免因閂鎖效應（latchup)造 致積體電路效能降低的問題。因此，如何發展出一種靜電 放電保護電路，不論設置於輸入蟪衝接合墊、输出緩衝接 合墊、甚或電源線VDD和Vss間，而能有效釋放幾乎無所 不在之ESD應力，是此業界者所企盼。 因此，本發明之主要目的，在於提供一種藉電容效應 觸發之靜電放電保護t路，可P]時設置於輸入緩衝接合 墊、輪出緩衝接合垫、以及VDd和vss電源線之間，得以 有效地釋放突現之ESD應力。 (請I閱讀背面之注意事項再填ϊ·-:τ本莨)

SI 裝— τ訂 ___【% . IU-*·ί 辩 本紙張尺度適用中國國家榡隼（CNS ) Λ4蚬格（2丨0:< 297公聲） ~ ··' ........................π 丨 經濟部中央標準局員工消費合作社印繁 31C472 A? _ _—____ B 7 五、發明説明（3 ) ~ 而本發明之再一目的，在於提供一種靜重放電保護電 路’當有ESD應力發生時，藉以產生均勻的放電電流，避 免習知電路放電時熱量過份集中的缺點。 本發明之上述目的，可藉由提供一種藉電容效應觸發 之靜電放電保護電珞，包括：一N$半導體基底；一卩型 丼區，形成於該基底内；至少_接觸區，形成於該p型丼 區内；一絕緣結構’覆於該p型丼區以外之該基底上；一 複晶矽層，形成於該絕緣結橼上，耦接至該接觸區；一介 電層，後於該複晶矽層上；一接合墊，形成於該複晶矽層 上於該介電層上，與該複晶矽層間建搆得一電容器，當有 靜電放電應力及於該接合墊時，則經該電容器耦合該應力 及於該P型丼區；一第一N型濃植區以及至少一第二 濃摻植區，互爲相隔設置於該p型井區内，該第一N型濃 摻植區連接至該接合墊，而該第二N型濃摻植區連接至電 路接地點，其中，該等N型濃摻植區和該P型丼區建構得 一雙極性接面電晶體，藉以均勻釋放及於該接合整上之該 靜電放電應力；以及一電阻器，耦接於該接觸區和電路接 地點之間，於該靜電放電應力發生時，提供予該電容器一 RC時間延遲。 爲讓本發明之上述目的、特徵、和優點能更明顯易懂， 下文特舉一較佳實施例，並配合所附國式，作詳細説明如 下： 鬮示之簡單説明： 第1圏係顯示用以説明習知以一 NMOS電晶體保護輸 本紙張尺度適 (請先閲讀背面之注意事項再填寫本頁)

μιι 丨丨丨!,_ΙΜ胸_ ^^472 A? B7 五、發明説明（4 ) 入緩衝接合墊處的電路示意颶； 第2圏係颟示用以説明習知以一輪出緩衝器保護輸出 緩衝接合墊處的電路示意圈； 第3钃係顯示用以説明習知以一厚氧化物元件保護輪 入緩衝接合墊的電路示意圖； 第4圈係類示用以説明，根據本發明一藉電容效應觸 發之靜電放電保護電珞設置於一輸入緩衝接合墊處的電路 示意圈； 第5圈係顯示用以説明，根據本發明一藉電容效應觸 發之靜電放電保護電路設置於一輸出緩衝接合墊處的電路 不意圈； 第6圈係類示用以説明，根據本發明一藉電容效應觸 發之靜電放電保護電路設置於電源線VDD和Vss間的電路 示意圖； 第7圖係顯示用以説明，根據本發明一較佳實施例製 作於一半導體基底的剖面翮；以及 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 第8圖係顯示用以説明，根據本發明一藉電容效應觸 發之錚電放電保護t路設置於全般晶片上的電路示意鬮。 實施例： 請參照第4属，所示爲根據本發明一藉電容效應觸發 之靜電放電保護電珞10A，設置於一輸入緩衝接舍蛰5處 的電珞示意圖，此輸入緩衝接合墊5係耦接至一内部電路 6上。此藉電容效應觸發之錚電放電保護電路l〇A包括:一 厚氧化物元件M5、一電容器C、以及一電阻器R。其中， 本紙張尺度適用中國國家標隼（CNS ) A4規格（210Χ 297公鐘） B7 B7 經濟部中央標隼局員工消费合作社印裝 五、發明説明（5 ) 厚氧化物元件M5之汲極和源極，分別連接至輸入緩衝接 合墊5和Vss電位，而閘極亦逮接至輪入緩衝接合墊5， 至於基體極則經由電阻器r及於Vss電位；然電容器C之 二端極分別連接至輪入緩衝接合墊5和厚氧化物元件M5 之基體極。再者，尚包括一二極體元件I);，以其陽陰極分 別連接至Vss電位和輸入緩衝接合垫5上。 請參照第5圈，所示爲根嫁本發明之一藉電容效應觸 發之靜電放電保護電路10B，設置於一輸出緩衝接合垫7 處的電路示意«。此輪出緩衝接合墊7係經一輸出緩衝器 再耦合至一内部電路6上。此輸出緩衝器由一 PMOS電晶 體M3和一 NMOS電晶體M2組成，而PMOS電晶體M3和 NMOS電晶體M2之汲極互爲耦接後及於輸出緩衝接合墊 7，而NMOS電晶體M2<源桎和基體極互爲耦接及於Vss 電位，而PMOS電晶體Μ;之源極和基體極互爲耦接及於 VDD電位。此藉電容效應觸發之停電放電保護電路10Β包 括：一厚氧化物元件Μ5、一電容器C、以及一電阻器R。 其中，厚氧化物元件Μ5之汲極和源極，分別連接至輸出 緩衝接合墊7和Vss電位，而閘極亦逮接至輸出緩衝接合 墊7，至於基饉極則經由電阻器R及於Vss電位；然電容 器C之二端極分別連接至輸出緩衝接合蛰7和厚氧化物元 件M5之基體極。再者，尚包括一二極體元件〇2，以其陽 陰極分別連接至Vss電位和輸出緩衝接合垫7上。 請參照第6圈，所示爲根據本發明一藉電容效應觸發 之靜電放電保護電路10C，設置於電源線VDD和Vss間的 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨0X297公釐） (讀先閲讀背面之注意事項再填寫本頁) .裝. 、·*β 經濟部令央標準局員工消費合作社印製 C47〇 A 7 --------- B 五、發明説明（6) 電路示意圖》此藉電容效應觸發之靜電放電保獲電路10C 包括：一厚氧化物元件^5、一電容器C、以及一電阻器R。 其中，厚氧化物元件Ms之汲極和源極，分別連接至vDD 和Vss電位，而閘極亦連接至vDD電位，至於基體極則經 由電阻器R及於Vss電位；然電容器c之二端極分別連接 至VDD電位和厚氧化物元件厘5之基體極。再者，尚包括一 二極體元件D3，以其暘陰極分別達接至vss電位和VDD電 位上β 請參照第7圈，所示爲第4-6職之藉電容效應觸發之 靜電放電保護電路1〇Α、10Β或10C製作於一半導髄基底 内的剖面酾。其係於一 Ν型矽基底11内，形成有一 ρ型井 區12。場氧化物I3和UA，是藉由局部氧化法（LOCOS) 氧化矽基底11表面而得，做爲絕緣結構；其中，場氧化物 13A主要是覆於P型并區12以外的區城。一第一 N型濃摻 植區14，形成於P型丼區π内，做爲厚氧化物元件m5 之汲極。至少一第二N型濃摻植區15(本鬮係以兩個爲 例），與第一 N型濃摻植區丨4間以場氧化物〗3互爲相隔， 形成於P型丼區12内，做爲厚氧化物元件M5之源極。至 少一接觸區16(本颺以兩個爲例），係以p甕雜質佈植入p 型丼區12内而得，其與相鄰 < 第二n赉濃摻植區15間， 亦以場氧化物13互爲相隔，做爲厚氧化物元件m5之基體 極。一複晶矽層I7，業經雜質濃摻植而得，形成於場氧化 物13A上。一介電層18，覆於整個基底表面，並經光學微 影術及餘劍程序呈複數接觸窗（contact windows)，用以分 9 (請先閱讀背面之注意事項再填鸾本f) > HJV HI · .Γ- 裝. 訂 --(！康-------- 本紙張尺度適用中國躅家標準（CNS ) A4現格（210X 297公着) 經濟部中央標準局Μ工消费合作社印製 A? ------ --- B7 五、發明説明（7) 一 ~~ - 別露出複晶妙廣17、接觸區16、第一 N型濃摻植區^和 第二N型濃摻植區15。一接合墊19，形成於複晶矽層17 上方，其於複晶矽層17間建構一電容器c。複數接觸金屬 20、21、22、23，形成於介電層18上，經由相對應之 接觸窗，分別輿複晶矽層】7、接觸區16、第二N型濃摻 植區15、以及第一 N型濃摻植區〗4相速接；其中，接觸 金屬23跨越於第一 N型濃摻植區14兩側之場氧化物13， 做爲厚氧化物元件M5之閘極。 根據第4·6圏之電路i〇A、10B、〗〇C，接合墊19 經由接觸金屬23，與第一 Ν型濃摻植區〗4呈電性編接。 複晶矽層17則經由接觸金屬20，與接觸區16經接觸金屬 21呈電性耦接後，再經由一電阻器R及於Vss電位；此電 阻器譬如可以是一複晶矽薄嫫電阻或是丼區電阻。而第二 N型濃掺植15則經由接觸金屬22及於乂犯電位。 如第7圖所示，當有ESD應力發生時，厚氧化層元件 係成雙載子接面電晶體的模式操作，其中，第一 N型濃 掺植區14、P型丼區12、第二N型濃摻植區15 ,分別建 構成一 npn電晶體之集極、基極和射極。當有一對地爲正 之ESD電雇脈衝出現在接合墊19時，藉由電容器c將ESD 電愿經複晶秒17和接觸區16合至p型丼區I，，而使 P型丼區12與第二N型濃摻植區15呈正向順偏狀態 (forward bias)，致npn電晶體不需經遇崩潢(breakd〇wn)， 而直接進入驟回區（snapback)呈開啓狀態，大量的ESD電 流沿著第一 N型濃摻植區14和第二n型濃摻植區15，將 本紙張尺度適用中國國家標率（CNS ) Α4規格（21.0Χ2<Τ7公釐） (請先聞讀背面之注意事項再填寫本頁)

Α'ι Α'ι 經濟部中央標準局；：.«工消費合作社印掣 五、發明説明（8) ~— 接合墊19上之ESD應力均勻地釋放及於Vss電,，如是， 可經由第一 N型濃摻植區14兩側均勻分散ESD電流，可 避免熱量過份集中的缺點，而且此ESD保護電路的觸發電 壓（triggering voltage)可以降至驟回電壓（snapback voltage)。此開啓後的低電壓可保護内部電路之閘極氧化 層、輸出緩衝器之NMOS電晶體、亦或vDD和Vsst源線 免於ESD破壞，是故，提供予適當的保護<5此外，電容器 C是由接合墊19及其下方之複晶秒廣17組成，故不需额 外增加佈屬面積。 另外，Ρ型丼區12以接觸區16經電阻器R接至 電位，因此ESD應力耦合至丼區12的電壓，將因電阻器R 及電容器C產生時間延遴，而使井區〗2保持在核合初時的 電壓。以脈衝時間最長的人體模型（HBM)爲例，其上昇時 間（Tr)約爲1 Ons ’所以只要將r和c的延遲時間常數設計 成約10ns，即可使叩n電晶髏在ESD應力發生期間内，維 持於開啓狀態釋放ESD電流，因此，根據本發明之電路於 驟回狀態（约爲7V)時，均保持在ρ型丼區12和第二Ν型 濃捧植區15間呈順向偏墨的情況。據此，電容器匸之值约 介於0.2~2pF，而電阻器R之値則约介於5間，即 可用以釋放ESD應力。再者，於常態操作下(亦即v即電 位约爲5V時）雙極性接面電晶體呈關斯狀態，而p型丼區 12之電位亦經電阻器R及至於地，而不致令丼區u浮接 (floating)產生漏電流。 然第4圖所示之二極體Dl，可以一額外之N+摻植區/p 11 (請先閲讀背面之注意事項再填寫本頁 h •裝_

,1T η Μ氏張尺度適用中國國家標準 (CNS ) Μ規格 ί 2.1〇Χ2(?7·公犛） 經濟部中央標苹局p' Η消費合作社印製 S：i〇472 AT B? 五、發明説明（9 ) 型丼區之接面形成，當有對vss電位爲負之ESD脈衝及於 輸入緩衝接合墊5時，可經由正向偏麝之二極體D,釋放此 ESD應力，以保護内部電珞6免於ESD破壤。由於二極體 D!之反向崩溃電壓約爲12V，然分流電晶髋之觸發電壓約 爲7V，因此縱然有對vss電位爲正之ESD脈衝產生時， 亦先開啓厚氧化物元件M5，而不會破壞二桎逋D,。 而第5蹋所示之二極體d2，可藉由輸出緩衝器之 NMOS電晶體M2汲極和基體極之PN接面雨得，故不需额 外製程去形成一 N+/P型丼區接面，故其接線是以虛線表 之。因已有额外之ESD保護電路10B，故習知NMOS電晶 體M2爲抗ESD應力增大閘極對汲極間距的設計亦可省 卻，是故可減少輪出緩衝器所佔的佈局面積。 至於第6圖所示之二極體〇3，則可利用N型基底11 之防護環(Guard Ring)和另一 P型井區之防護環間接面内 建而得，不需若第4 «輸入緩衝接合蛰5處增加另一 N+/P 型并區的製程，故其接線以虛線表之。 請參照第8闽，所示爲根據本發明之藉電容效應觸發 之靜電放電保護電珞設置於全般晶片上的電路示意圖。 在每一输入/輸出緩衝接合墊5或7上，具有四種不同之 ESD應力模式，茲分述如下： (a) PS模式··當Vm)端浮接，而ESD應力相對於Vss端 具有正電壓極性時； (b) NS樸式：當VDD端浮接，而ESD應力相對於vss端 具有負電壓極性時； 本紙張尺度適用中國蹰家標準（CNS ) Α4規格（210X297公釐} (請先閲續背面之注意事項再填离本頁) •裝. --5 經濟部中央椋準局Κ工消費合作社印繁 A7 _________—B._7 五、發明説明（10 ) (c) PD模式：當Vss端浮接，而ESD應力相對於VDD端 具有正電壓極性時；以及 (d) ND模式：當Vss端浮接，而ESD應力相對於VDD端 具有負電屢極性時。 當在PS模式下發生ESD時，便由籍電容效應觸發之 靜電放電保護電路10A和10B直接釋放ESD電流。當在 NS模式下發生ESD時，則直接由二極體D,或D2釋放ESD 電流。當在PD模式下發生ESD時，則ESD電壓先經藉電 容效應觸發之靜電放電保護電路10A或10B及於Vss電源 線，再藉由VDD和Vss間之二極體順向偏壓，釋放ESD 電流及於VDD電源線。當在ND樸式下發生ESD時，則ESD 電壓先經二極體〇!或D2順向偏壓及於Vss電源線，再藉 電VDD和Vss間之藉電容效應觸發之停電放電保護電路 10C觸發釋放ESD電流。由於輸出緩衝器之上拉元件PMOS 電晶體Ms，是以電洞做爲傳導栽手，故不易有ESD電流 經過。 综上所述，本發明之藉電容效應觸發之靜電放電保護 電路，可同時應用於輸入緩衝接合墊、輸出緩衝接合墊、 以及VDD-VSS電源線之間，得以有效保護積撤電路免於esd 破壞。同時，以相容於CMOS的製程結構，故可與内部電 路同時製於晶片内供做保護之用。 雖然本發明已以較佳實施例揭露如上，然其並非用以 限定本發明，任何熟習此項技藝者，在不税離本發明之精 神和範圍内’當可作些許之更動與潤飾，因此本發明之保 護範固當視後附之申請專利範圃所界定者爲準。 (請先閲讀背面之注意事項再填寫本頁 裝— 、νδ ----Ρ—— 本紙張尺歧财關家剩M CNS)A4^7il〇X297^t)

Claims (1)

1. 經濟部中央標準局貝工消費合作社印聚 AB B8 C8 D8 六、申請專利範圍 ~ ~ — ι·一種藉電容效應觸發之嫌霓放電保護電珞，包括： 一N型半導體基底； 一 P型丼區，形成於該基底内·· 至少一接觸區，形成於該P型丼區内； 一絕緣結構，徵於該P型丼區以外之馘基底上； 一複晶矽層，形成於馘絕緣結構上，耦接至核接麵區； 一介電層，覆於該複晶矽層上； 一接合墊，形成於該複晶矽層上之該介電層上，與該 複晶秒層間建構得一電容器，當有靜電放電應力及於該接 合墊時，則經該電容器耦合一靜電放電電壓及於該p型丼 區； 一第一N型濃植區以及至少一第二N盤濃摻植區，互 爲相隔設置於該P型丼區内，該第一 N型濃摻植區耦接至 該接合墊，而該第二N型濃摻植區耦接至電路接地點，其 中’該等N型濃摻植區和該p型丼區建構得一雙極性接面 電晶體，藉以均勻釋放及於該接合墊上之該靜電放電應 力；以及 一電阻器，耦接於該接觸區和電路接地點之間，於該 靜電放電應力發生時，提供予該電容器一 RC時間延遲。 2. 如申請專利範圍第1項所述之該藉電容效應觸發之 靜電放電保護電路，其中，該第一 N型濃摻植區和該第二 N型濃摻植區，係以場氧化物互爲相隔。 3. 如申請專利範圍第2項所述之該藉電容效應觸發之 靜電放電保護電路，其中，該接合墊是一輸入接合垫。 本紙張尺度適用中國國家棣準（CNS ) A4· ( 21{)x297|t ) ---------C.裝------.訂—----4Λ (請先閱讀背面之注意事項再填k本頁) 310472 B8 C：8 D8 申請專利範圍 4’如申請專利範第3項所迷之㈣ =保護電路，尚包括-一其：= 別耦接至該電路接地點和該輸入接合墊上。 5·如申請專難圓第2項所述之㈣電容效應觸發之 靜電放電保護電路，其中，該接合墊是一輪出接合垫。 6. 如申請專利範圍第5項所述之該藉電容效應觸發之 靜電放電保護電路，其中，該輸出接合墊係途接至-輪出 緩衝器’該輸出緩衝器包含有一 NM〇s電晶髂，其渡極和 源極分别連接至該輸出接合墊和該電路接地點，而其基體 極則連接至該源極。 7. 如申請專利範囲第6項所述之該藉電容效應觸發之 靜電放電保護電路，其中，尚包括一二極體，係由該NMOS 電明體之該汲極和該基體極建構而得。 8·如申請專利範屬第2項所述之該藉電容效應觸發之 靜電放電保護電路，其中，該接合墊是一窀源線。 9·如申請專利範圍第8項所述之該藉雹容效應觸發之 靜電放電保護電路，尚包括一二極體，以其陽極和烩極分 別核接至電源接地點和該電源線上。 (請先閱讀背面之注意事項再填寫本頁) 裝. -1Τ··. 6 經濟部中央標準局員工消費合作社印製 15 本紙張尺度適用中國)从胁（2敝2锻董