TW306070B - EEPROM cell with improved coupling ratio - Google Patents
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Description
3〇6g
五、發明説明( 經濟部中央標準局員工消費合作社印製 flj月領域 :本發明通常係關於電子記憶結構,且更特別地係關於以 间集積密度形成之電性可消失可程式唯讀記情體 (EEPROMs) = a G 哆體 發明背景 電性可程式唯讀記憶體(EPROMS)及電性可消除可 讀記憶體(EEPROMs)乃業界所熟知。更特別地,在最= 年,EEPROM,如㉟知之快閃*己憶體,具有獨立之用以消除 或重寫之各別區或分隔,而儲存之資料則保持在其他區之 内。 EEPROMs通常具有許多應用,涵蓋通信裝置之個人化戈 條碼之儲存。快閃記憶體被稱爲系統固定式磁碟之取代品 ,特別是在膝上型、聿記型或較小之個人電腦中。 圖1A爲一先前技藝之EEPR〇M單元之整個橫戴面插述。 在基片ίο上,由一介於兩隔離擴散14間之浮閘12而確定諸 單元。在基片10及浮閘12之間有一間氧化物層16。諸浮間 12爲厚氧化物18而互相隔離。合成之矽氧化物矽、氮矽 氧化物(ΟΝΟ)絕緣層20將浮閘12與—底下之控制閘22分雜 〇 資料以一種相似乎動態隨機存取記憶體(D R A Μ )之方式 儲存在EEPROM中,亦即儲存一電荷(或放電)在一隔雜之 節點上。在一 DRAM單元中,隔離之節點爲—電容器平板 。在一 EEPROM單元中,隔離之節點爲一浮閘12,其乃— 場效電晶體(FET)之一電性隔離(浮)閘。載子、電子或電 洞,乃通過閘氧化物1 6或一絕緣材科2 〇而射在浮閘1 2上。 4- 本紙張尺度通用中國國家梯準(CNS ) A4規格(210X297公釐) {請先閲讀背面之注意事項再填寫本頁} 訂 經濟部中央標準局員工消費合作社印製 A7 _________B7 五、發明説明(2 ) 這些載子有效地將FET之臨限電签(ντ)由某一電壓,, 移至 VTi=VT+<3·。 穿透於浮閉12之某部分之上或之下的控制閘22,被電容 性地耦合至浮閘12。控制閘22之電壓(vcx)在控制閘22至 浮閘12之電容CCF與浮閘12至通道電容之間被分割, 且V c X = V c F + V F x。當控制閘2 2被驅至高電位時,浮閘經 由電容性搞合而拉至高電位〇 - 爲了正確地讀取,vcx必ϋ夠高,使vT<vFx<vTi。如 此’當控制閘被驅至高電位時,亦即該單元被選取,在一 未程式化(或消除)之單元中,Vfx>Vt,且浮閘FET開啓;f 在一程式化之單元中,VFX < VT + β,且浮閘f E T保持關閉 。理想地,在一讀取期間vFX = Vcx,且在一寫入期間, v C F = V C X。然而,實際上這些情形均不可能。 寫入圖1之單元,亦即造成電荷移入浮閘1 2之内,此係 藉由增加控制閘22上之電壓至讀取電壓之上。寫入需要— 最小之寫入電壓vw橫跨於射入氧化物,cCF。因此,最小 之Vcx而可發展成VCF = VW主要依據CCF及c.FX之電容核合 比(或簡單地説”耦合比")。在圖1之先前技藝的單元中, CFX包括一明顯的重疊電容’其中浮閘12重疊擴散14,兩 者均在厚氧化物隔離區域18内及緊鄰通道之較薄的氧化物 區域内。(^又愈大’則vcx必定愈高以便寫入,或是cCF必 定增加以保持耦合比。甚者,搞合比愈高,則愈易於窝入 〇 基本上,EEPROM被設計以防止在一正常讀取時之不慎 的寫入或消除。所以,藉由設計’在一讀取期間,v c F總 本紙乐尺度適用中國國家標準(CNS ) A4規格(210 X 297公釐) —— ———- - - - - ----- I n . (請先閱讀背面之注意事項再填寫本頁) A7 B7 五、發明説明(3) 請 先 閱 讀 背 I 面 | 之I 注 意 事I 項 I 再 填 本 頁 是小於vw,且盡可能接近零 '結果,在一寫入期間,〜 被正常地推上—比讀取期間高很多的電壓,以升高VcF在 Vw以上。然而,v-可推上多大係爲技術所限制。幾何因 數限制cCF且因而亦限制VcF…個這樣之限制〜的因數 是單元面積,這是對於—堆叠形<EEPRC)M單元的一基本 之考量。另外-個限制cCF之因數是電容器面積,亦即在控 制閘22及浮閘12又叉間之面,。由於這些限制,Co正常 地比所要的小很多。既然CcFg接正比於面積,増加電容器 面積即增加CeF。^而’增加電容器面積即會增加單元之尺 寸,這抵觸了增加每單位面積之EEpR〇M單元之數目的目 標’ π即增加晶片密度。因此,所需要的方法是增加Cep而 不增加單元之尺寸。 訂 發明目的 本發明 < 目的爲增加一 EEPROM單元中控制閘對浮閘之 耗合比。 本發明之另一目的爲增加EEPROM單-元之密度, 本發明之又另一目的爲改善EEpR〇m單元之密度而増加 單元控制閘對浮閘之耗合比。 發明概诚 經濟部中央標準局員工消費合作社印製 本發明係一種形成EEPROM單元之方法。此方法包括在 一晶圓上形成一通道氧化物層及以具有侧壁之浮閘在通道 氧化物上形成浮閘。隔離區域鄰接側壁而形成。然後,— 等角絕緣層形成於浮閘及側壁上。等角絕緣層係以化學藏 氣澱積之ΟΝΟ澱積。其後,一選擇性蝕刻材料層澱積在晶 -6- 本纸張尺度適用中DU家縣(CNS ) Α4規格(21Gx 297公逢〉 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明(4 ) 圓上而遍及等角絕緣層。一抛光阻擋層澱積在晶圓上而遍 及選擇性蝕刻材料以界定一在浮閘之上的上方拋光表面。 拋光阻播層及選擇性蝕刻材料層被選擇性地去除以使等角 絕緣層沿著浮閘及侧壁再曝露。曝露之抛光阻擋層及底下 之選擇性姓刻材料藉由先澱積一氧化物層在抛光阻擋層上 且然後將與抛光阻擋層同面之澱積層抛光而去除,如此, 曝露之拋光阻擋層是一在浮閘之上的上方拋光表面。拋光 阻播層曝露部分被去除以曝露選擇性蝕刻層於浮閘之上及 鄰接倒壁之側壁區域。然後,曝露之選擇性蝕刻層被去除 ,曝露出等角之絕緣層。最後,一控制閘形成而遍及等角, 絕緣層。控制閘藉由澱積一控制閘層在浮閘之上及侧壁區 域之内而形成,並加圖樣於控制閘層。加有圖樣之控制閘 在浮閘之上延伸並沿著浮閘侧壁。浮閘_•控制閘電容器之 面積包括侧壁之面積。 圈式簡述 圖1爲一先前技藝之EEPROM單元的截面圖示。 圖2A-E圖示根據本發明之較佳具體實施例之形成— EEPROM單元的步银。 丝產具體實施例描诚 圖2A-E爲經由形成EEPROM單元之步驟的一較佳 EEPROM單元之截面圖示。較佳EEPROM單元具有改良之浮 閣接合電容》此截面係取一垂直單元電流浼動之方向,亦 即垂直於浮閘FET的通道且在其源極與汲極之間。 首先,在準備一晶圓中,圖2A中,一薄的70S之通道氧 本纸張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閱请背面之注意事項再填寫本頁) 、-=β 306G70 Α7 Β7 五、發明説明(5) 化物層106在一矽晶圓之表面1〇2上形成。—層n+掺雜之聚 碎物以化學蒸乳派積(CVD)殺積在通道氧化物層^ 6上。利 用種合適之照相石版程序,如本技藝中所熟知者,浮閘 100從聚矽物層形成。藉由一?隔離植入,隔離區域1〇8鄰 接浮閘100而形成。在隔離植入之後,浮閘光阻圖樣從聚 碎物去除。一通道氧化物層110,一種習知之等角ΟΝΟ層 1 1 0 ’形成於晶圓上而遍及浮閘! 0 0及與丨〇 6之間的囪域。 等角ΟΝΟ層之有效厚度較佳1)50 d。 接下來,於圖2B中,一層選擇性蝕刻材料112澱積在 ΟΝΟ層110上。較佳地,選擇性蝕刻材料爲15〇〇fi厚且爲 氮化硼或鋁氧化物。選擇性蝕刻層112爲—拋光阻擋層114 所覆頂。較佳地,拋光阻擋層1 14爲一100 〇#|厚之氛化碎 層。較佳地,化學蒸氣澱積(CVD)被使用以形成氧化物層 106 〇 在圈2C中’ CVD氧化物看以一典型之化學一機械抛光 (C Μ P)程序而將CVD氧化物層106拋光,直至拋光阻撞層 114(其在區域120中形成一上方拋光表面遍及浮閘1〇〇)被 去除。因此,CVD氧化物11 8凹處存在浮閘1〇〇之間或無 浮閘1 0 0之區域内,亦即陣列之外。 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 在圖2D中’區域120中之曝露的抛光阻插層114藉由— 濕或乾蝕刻而去除以曝露在底下之選擇性材料。然後,曝 露之選擇性材料在區域120中被去除以曝露〇Ν〇層11〇在 浮閘100上,且在區域122中,沿著浮閘之侧壁124。 最後’在圖2Ε中’ 一層π多挣雜126以熟知之CVD程序 本紙張尺度適用中國國家標準(CNS ) Α4规格(210X 297公釐) A7 B7 五、發明説明(6 ) 澱積,澱積之多層1 2 6被以石版印刷術地加圖樣、及蝕刻 以形成控制閘。在控制閘1 2 6被加圖樣之後,n+區域被植 入以在控制閘126之一邊上形成單元未示於圖式中之源極 及汲極。如上所註解,圖2A-2E之截面乃取整個單元而垂 直於s賣取(READ)電流流動之方向。因此,源極至汲極 (READ)電流流動乃垂直於控制閘126。在依據本發明而如 此完成EEPROM單元,則EEPROM晶片之結構即可使用-業界 所熟知對於這樣之結構的製造 >驟而完成。 因此’依據本發明之步驟所完成之較佳EEPr〇m單元對 —〇 . 3 " m厚之浮閘i 00即具有一至少〇 5 5之控制閘對浮閘 耦合比。控制閘(層1 2 6 )垂直地接觸絕緣(Ο Ν Ο層1丨0 )之 浮閘且沿著該閘之側壁丨2 4,並水平地遍及閘丨〇 〇。因而, 本發明之EEPROM單元具有増加之耦合比而沒有相對之 元密度減少。 當本發明以諸較佳具體實例而描述,可理解的是對於一 熟悉此技藝I人士各種變化與修改均不會脱離本請求發明 (精神。此意指申請專利範圍包括了那些在本發明之 内的修改與變化。 精神
經濟部中央標準局員工消費合作杜印製
(請先閲讀背面之注意事項再填寫本頁) -9- 本紙張尺細
Claims (1)
- A8 B8 C8 D8 夂、申請專利範圍 1. 一種形成一 EEPROM單元之方法包含以下步蘇: a) 在一晶圓上形成一第一氧化物層並在此第一氧化物 層上形成一浮閘,該浮閘具有侧壁; b) 在該浮閘及該等侧壁上形成一等角之絕緣層; c) 在該晶圓上、殿積一選擇性蚀刻材料層而遍及該等角 絕緣層; d) 在該晶圓上澱積一拋光阻擋層而遍及該選擇性蝕刻 材料層’因而在該浮閘之上界定一上方拋光表面; e )選擇性地去除該拋光阻擋層及該選擇性蝕刻材料層 以沿著該浮閘及該等侧壁曝露該等角絕緣層; Ο形成一控制閘遍及沿著該等侧壁延伸之該等角絕緣 層’如此浮閘-控制閘電容器之面積包括侧壁之面積。 2. 如申請專利範圍第1項之方法,其中選擇地去除之步騍 包括以下步驟: 1) 在該拋光阻擒層上澱積一氧化物層並拋光該與該拋 光阻擋層同面之澱積氧化物層,因而在該浮閘之上曝露 该上方抛光表面; 經濟部中央標準局員工消費合作社印製 ml n I...... 1 I ml n^i In 1-- -- 1^1--^ (請先閲讀背面之注意事項再填寫本頁) 2) 去除該拋光阻擋層之曝露部分,因而在該浮閘及在 鄰接該等側壁之侧壁區域之上曝露該選擇蝕刻層;及 3) 去除該曝露之選擇蚀刻層,因而曝露該等角絕緣層 〇 3 ·如申請專利範圍第1項之方法,其中形成控制閘之步踩 包含以下步驟: 1)在該浮閘之上及該侧壁區域之内澱積一控制閘層; • 10- 本紙張尺度適用巾ΐΓϋ家蘇(CNS〉A4規格(21()><297公董〉~ ^〇β〇7〇 一 —--- —~ 六、申請專利範圍 Α8 Β8 C8 D8 經濟部中央標準局員工消費合作社印製 及 2)將該控制閘層加圖樣;因而延伸遍及該浮閘及在該 等侧壁區域内界定—控制閘。 4·如申請專利範圍第1項之方法,其中第一氧化物層爲一 具有40#}厚度之通道氧化物層。 5 ·如申請專利範圍第i項之方法’其中等角絕緣層爲— 〇 N 〇 Jf。 6·如申5青專利範圍第5項之方笋,其中該Ονο層相等之厚 度爲1 5 〇 /}。 7 ·如申請專利範固第1項之方法,其中選擇性蝕刻材料爲 氮化硼。 8如申請專利範固第1項之方法,其中選擇性蝕刻材料爲 氧化鋁。 9·如申請專利範固第丨項之方法,其中拋光阻擋層 氮化碎》 瓜如申請專利範圍第2項之方法,其中氧化物層係以化學 蒸瑕I激積來殿積。 让!!申請專利範圍第2項之方法’其中步瑕(2)之去除曝露 部分,抱光阻擋層被溼蝕刻掉。 12 請專利範圍第2項之方法’其中步驟(2)之去除曝露 部分,抛光阻擋層被乾蝕刻掉。 以如申請專利範圍第丨項之方法, 制η & +认, 开τ子网馬聚碎物且控 制閘爲η +摻雜之聚矽物。 <二 14.如申請專利範圍第1之方法,其中步樣⑷之形成 通道 (請先閎讀背面之注意事項再填寫本頁) 、V5, -11.• ml -I - ii 經濟部中央標準局貝工消費合作社印製 A8 B8 C8 D8 々、申請專利範圍 氧化物層及浮閘更包括形成鄰接該等侧壁之隔離區域。 15_ —種形成一列EEPROM單元之方法,該方法包含以下步 驟: a) 在一晶圓上形成一通道氧化物層並在通道氧化物層 上形成一列浮閘,每一該浮閘具有侧壁,並形成鄰接該 等側壁之隔離區域; b) 在該等浮閘上並沿著該等側壁形成一等角όνο層: c) 在該晶圓上殿積一選坪—性姓刻材料層而遍及該等角 ΟΝΟ 層; d) 在該晶圓上澱積一拋光阻擋層而遍及選擇性蝕刻材 料層,因而在該浮閘之上界定一上方拋光表面; e) 在該抛光阻擋層上澱積一絕緣層並拋光該舆該拋光 阻撞層同面之派積絕緣層,因而在該等浮閘之上曝露該 上方抛光表面; f) 去除遺抛光阻擔廣之曝露部分,因而在該等浮閘之 上及鄰接該等侧壁之侧壁區域曝露該選擇性蝕刻層; g) 去除遠曝露之選擇性蚀刻層’因而在·該浮閘上及沿 著該等侧壁曝露該等角ΟΝΟ層;及 h) 形成多個控制閘遍及沿著該等側壁延伸之該等角 ΟΝΟ層,如此,在該每一浮閘中,浮閘__控制閘之面積 包括側壁之面積。 16.如申請專利範圍第15項之方法,其中形成控制開之步樣 (d)包含以下步驟: 1)在該等浮閘之上及該側壁區域之内澱積一控制閘; -12- 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閲讀背面之注意事項再填寫本瓦) 笨. A8 B8 C8 D8 306070 、申請專利範圍 及 2 )將該控制閘層加圖樣’因而界定該多個延伸遍及該 等浮閘及在該等侧壁區域内之控制閘。 17. 如申請專利範固第1 6項之方法,其中該Ονο層具有一 1 5 0 d之相等厚度。 18. 如申請專利範圍第17項之方法,其中該通道氧化物層具 有一 40/ί之厚度。 - 19. 如申請專利範圍第18項之法,其中選擇性蝕刻材料爲 氮化硼。 20. 如申請專利範圍第18項之方法,其中選擇性蝕刻材科爲 氧化鋁。 21. 如申請專利範圍第18項之方法,其中拋光阻擋層爲—層 氮化矽。 22. 如申請專利範圍第2 i項之方法,其中澱積之絕緣層爲— 氧化物層且以化學蒸氣澱積而殿積》 23. 如申請專利範圍第2 2項之方法’其中在去除曝露部分之 步驟(f)中,抛光阻擋層被濕蝕刻掉。 24_如申請專利範固第2 2項之方法,其中在去除曝露部分之 步騍(0中,抛光阻擋層被乾蝕刻掉。 25.如申請專利範圍第22項之方法,其中浮閘爲摻雜之聚碎 物且控制閘爲n+摻雜之聚矽物。 26_ —種形成一列EEPROM單元之方法,該方法包含以下步 驟: a)在一晶圓上形成一通道氧化物層並在通道氧化物層 -13- 本紙張尺度適用中國國家標準(CNS ) A4規格(210XM7公釐) HI n^i ml a^i— nn ^^^1 m i HI a^n i 1 v -¾ 、v·- (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局負工消費合作社印裝 A8 B8 C8 D8 六、申請專利範圍 上形成一列浮閘,每一該浮閘具有侧壁,並形成鄰接該 等侧壁之隔離區域; b) 在該等浮閘及該等側壁上形成_丨5 ^厚之等角 層; c) 在該晶圓上澱積一選擇性蝕刻材料層而遍及該等角 ΟΝΟ 層; d) 在該晶圓上澱積一氮.卞矽之拋光阻擋層而遍及選擇 性蝕刻材料層,因而在該管浮閘之上界定一上方拋光表 面; e) 使用化學蒸氣澱積(CVD)在該拋光阻擋層上澱積一 氧化物層並拋光該與該拋光阻播層同面之CVD氧化物層 ’因而在該等浮閘之上曝露該上方拋光表面: f) 去除該拋光阻擋層之曝露部分,因而在該等浮閘之 上及都接該等側壁之側壁區域之上曝露該選擇性蝕刻層 * g) 去除該曝露之選擇性蝕刻層,因而在該浮閘上及沿 著該等侧壁曝露該等角ΟΝΟ層;及 h) 形成控制閘遍及沿著該等側壁延伸之該等角〇 ν 〇 層’如此,該等控制閘由以下所形成· 經濟部中央標準局員工消費合作社印製 ---------ί^—. (請先閔讀背面之注意事項再填寫本頁) 1) 在該等浮閘之上及該等侧壁區域内殿積一n +摻雜 之聚矽物的控制閘層, 2) 及將該控制閘層加圈樣,因而界定延伸遍及該等 浮閘且在該等侧壁區域及控制閘,如此浮閘-控制閘 電容器之面積包括側壁之面積,及 -14- 本紙張尺度適用中國國家標準(CNS ) A4規格(210 X 297公釐) 3〇6〇7〇 A8 B8 C8 D8 其中選擇性蝕刻材料爲 其中在去除曝露部分之 申請專利範圍 3)植入以形成單元之源極及没極。 27. 如申請專利範圍第26項之方法’其中選擇性㈣材料爲 氮化硼。 28. 如申請專利範圍第2 6項之方法 氧化鋁。 29. 如申請專利範圍第2 6項之方法 步驟(f)中,抛光阻擋層被濕蝕刻掉。 30. 如申請專利範圍第26項之£法’其中在切曝露部分之 步驟(f)中’抛光阻擋層被乾蝕刻掉。 ---I--I -丄 私-----—訂 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印裝 本紙張尺度適用中國國家標準(CNS ) A4規格(210 X 297公麓)
Applications Claiming Priority (1)
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---|---|---|---|
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Publications (1)
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102021116939A1 (de) | 2020-07-16 | 2022-01-20 | Louis Chuang | Fahrradsattelkupplungsvorrichtung für Zubehörteile |
Families Citing this family (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5872733A (en) * | 1995-06-06 | 1999-02-16 | International Business Machines Corporation | Ramp-up rate control circuit for flash memory charge pump |
JP3264365B2 (ja) * | 1997-03-28 | 2002-03-11 | ローム株式会社 | 不揮発性記憶素子 |
JP3799727B2 (ja) * | 1997-04-08 | 2006-07-19 | 松下電器産業株式会社 | 半導体記憶装置の製造方法 |
US6133608A (en) * | 1997-04-23 | 2000-10-17 | International Business Machines Corporation | SOI-body selective link method and apparatus |
US6160292A (en) * | 1997-04-23 | 2000-12-12 | International Business Machines Corporation | Circuit and methods to improve the operation of SOI devices |
US6093650A (en) * | 1997-12-17 | 2000-07-25 | Advanced Micro Devices, Inc. | Method for fully planarized conductive line for a stack gate |
US6410369B1 (en) | 1998-04-22 | 2002-06-25 | International Business Machines Corporation | Soi-body selective link method and apparatus |
US6097056A (en) * | 1998-04-28 | 2000-08-01 | International Business Machines Corporation | Field effect transistor having a floating gate |
JP3540633B2 (ja) * | 1998-11-11 | 2004-07-07 | 株式会社東芝 | 半導体装置の製造方法 |
US6190969B1 (en) | 1999-02-25 | 2001-02-20 | Taiwan Semiconductor Manufacturing Company | Method to fabricate a flash memory cell with a planar stacked gate |
US6682978B1 (en) * | 1999-08-30 | 2004-01-27 | Advanced Micro Devices, Inc. | Integrated circuit having increased gate coupling capacitance |
US6576949B1 (en) | 1999-08-30 | 2003-06-10 | Advanced Micro Devices, Inc. | Integrated circuit having optimized gate coupling capacitance |
US6261905B1 (en) | 2000-04-28 | 2001-07-17 | Taiwan Semiconductor Manufacturing Company | Flash memory structure with stacking gate formed using damascene-like structure |
KR100415518B1 (ko) * | 2000-06-30 | 2004-01-31 | 주식회사 하이닉스반도체 | 플래쉬 메모리 셀의 제조 방법 |
US6656913B1 (en) * | 2000-11-28 | 2003-12-02 | Kimberly-Clark Worldwide, Inc. | Inhibition of exoprotein production from gram positive bacteria |
JP2004221234A (ja) * | 2003-01-14 | 2004-08-05 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
US7115458B2 (en) * | 2004-09-02 | 2006-10-03 | Micron Technology, Inc. | Gate coupling in floating-gate memory cells |
KR100598109B1 (ko) * | 2004-10-08 | 2006-07-07 | 삼성전자주식회사 | 비휘발성 기억 소자 및 그 형성 방법 |
KR100698064B1 (ko) * | 2004-12-30 | 2007-03-23 | 동부일렉트로닉스 주식회사 | 마스크 롬 및 이의 제조 방법 |
KR100660720B1 (ko) * | 2005-12-29 | 2006-12-21 | 동부일렉트로닉스 주식회사 | 수평 구조의 게이트 커패시터 및 그 제조 방법 |
KR100706800B1 (ko) * | 2006-01-02 | 2007-04-12 | 삼성전자주식회사 | 반도체 소자의 금속 배선 형성 방법 |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2743422A1 (de) * | 1977-09-27 | 1979-03-29 | Siemens Ag | Wortweise loeschbarer, nicht fluechtiger speicher in floating-gate-technik |
US4757360A (en) * | 1983-07-06 | 1988-07-12 | Rca Corporation | Floating gate memory device with facing asperities on floating and control gates |
FR2616576B1 (fr) * | 1987-06-12 | 1992-09-18 | Commissariat Energie Atomique | Cellule de memoire eprom et son procede de fabrication |
US4812885A (en) * | 1987-08-04 | 1989-03-14 | Texas Instruments Incorporated | Capacitive coupling |
US5091326A (en) * | 1988-03-02 | 1992-02-25 | Advanced Micro Devices, Inc. | EPROM element employing self-aligning process |
US5198380A (en) * | 1988-06-08 | 1993-03-30 | Sundisk Corporation | Method of highly compact EPROM and flash EEPROM devices |
US5095344A (en) * | 1988-06-08 | 1992-03-10 | Eliyahou Harari | Highly compact eprom and flash eeprom devices |
US5111270A (en) * | 1990-02-22 | 1992-05-05 | Intel Corporation | Three-dimensional contactless non-volatile memory cell |
US5019879A (en) * | 1990-03-15 | 1991-05-28 | Chiu Te Long | Electrically-flash-erasable and electrically-programmable memory storage devices with self aligned tunnel dielectric area |
JPH088318B2 (ja) * | 1990-05-09 | 1996-01-29 | 株式会社東芝 | 不揮発性半導体メモリ装置の製造方法 |
US5346842A (en) * | 1992-02-04 | 1994-09-13 | National Semiconductor Corporation | Method of making alternate metal/source virtual ground flash EPROM cell array |
US5236853A (en) * | 1992-02-21 | 1993-08-17 | United Microelectronics Corporation | Self-aligned double density polysilicon lines for ROM and EPROM |
US5467305A (en) * | 1992-03-12 | 1995-11-14 | International Business Machines Corporation | Three-dimensional direct-write EEPROM arrays and fabrication methods |
US5315142A (en) * | 1992-03-23 | 1994-05-24 | International Business Machines Corporation | High performance trench EEPROM cell |
KR0136528B1 (ko) * | 1994-07-30 | 1998-09-15 | 문정환 | 불휘발성 반도체 메모리장치의 제조방법 |
US5498560A (en) * | 1994-09-16 | 1996-03-12 | Motorola, Inc. | Process for forming an electrically programmable read-only memory cell |
US5541130A (en) * | 1995-06-07 | 1996-07-30 | International Business Machines Corporation | Process for making and programming a flash memory array |
-
1995
- 1995-12-19 US US08/579,025 patent/US5753525A/en not_active Expired - Fee Related
-
1996
- 1996-07-17 TW TW085108684A patent/TW306070B/zh active
- 1996-11-15 KR KR1019960054316A patent/KR100212351B1/ko not_active IP Right Cessation
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102021116939A1 (de) | 2020-07-16 | 2022-01-20 | Louis Chuang | Fahrradsattelkupplungsvorrichtung für Zubehörteile |
DE102021116939B4 (de) | 2020-07-16 | 2022-10-06 | Louis Chuang | Fahrradsattelkupplungsvorrichtung für Zubehörteile |
Also Published As
Publication number | Publication date |
---|---|
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US5753525A (en) | 1998-05-19 |
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