TW306005B - Decoding method of diode-type read only memory array - Google Patents
Decoding method of diode-type read only memory array Download PDFInfo
- Publication number
- TW306005B TW306005B TW085114441A TW85114441A TW306005B TW 306005 B TW306005 B TW 306005B TW 085114441 A TW085114441 A TW 085114441A TW 85114441 A TW85114441 A TW 85114441A TW 306005 B TW306005 B TW 306005B
- Authority
- TW
- Taiwan
- Prior art keywords
- memory
- memory cell
- coupled
- read
- bit line
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/102—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including bipolar components
- H01L27/1021—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including bipolar components including diodes only
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/06—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using diode elements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
Description
A7 B7 3 OlStJDb 丨)〇c/Frank/00: 五、發明説明(1 ) 本發明是有關於一種唯讀記憶體的解碼(Decode)方 法,且特別是有關於一種二極體式唯讀記憶體陣列的解碼 方法。 唯讀記憶體已被廣泛應用於迷你電腦、微處理器系統 等一類的數位設備中,其可用來儲存一些系統資料,例如 BIOS等常駐程式。這些不希望因電源中斷而被刪除的資 料,便需要唯讀記憶體來加以儲存。 —般常用的唯讀記憶體係利用通道電晶體當作記憶 單元(Memory Cell),並於程式化(Programmed)階段,選擇性 的植入雜質到指定通道區,以改變臨限電壓(Threshold Voltage)而達到控制記憶單元導通(ON)或關閉(OFF)的目 的。其中,唯讀記憶體的結構,請參照第1圖,其爲一種 習知唯讀記憶體部份上視示意圖,複晶矽字元線WL10 (Word Line)跨過位元線BL12 (Bit Line),記憶單元的通道區 14則形成於字元線WL10所覆蓋的下方及位元線BL12之間 的區域。而唯讀記憶體即以通道14的離子植入與否,來儲 存二階式位元數據“0”或“Γ。 請參照第2圖,第2圖係顯示習知之唯讀記憶體20之 部分等效電路圖,其中包括複數條以平行陣列方式排列的 字元線WL,和複數條以平行陣列方式排列的位元線BL。 在唯讀記憶體20程式化後所儲存的資料,係藉由選擇該些 位於字元線WL和位元線BL交錯位置的記憶單元決定,例 如藉由這些在交錯位置上的記憶單元,所具有的不同臨限 電壓組合來達到儲存資料的目的。其中,藉由將位於位元 4 本紙張尺度適用中國國家橾芈(CNS ) A4说格(210X297公釐) -----:---:--〔------1T------^ (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印裝 I 3 74TWF.DOC/Frank/002 A7 B7 五、發明説明(2 ) 線BL2與BL3和字元線WL2交錯位置的電晶體22形成具 有相對低的臨限電壓,而將邏輯上“0”或是“ON”的資料儲 存在電晶體22中,或是藉由將位於位元線BL3與BL4和字 元線WL1交錯位置的電晶體24形成具有相對高的臨限電 壓,而將邏輯上“Γ或是“OFF”的資料儲存在電晶體24中。 經濟部中央標隼局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) •^! 而資料讀取的方式,係將欲讀取資料的記憶單元位 置,所對應的位元線和字元線施以一特定電位(Potential), 並測量該位元線的電位是否改變,來決定構成記憶單元之 電晶體是否有相對低的臨限電壓。例如,選擇一記憶單元 具有較低臨限電壓的電晶體其位置如22,對電晶體22相 連接的字元線WL2施予一高電壓和對電晶體22相連接的 位元線BL2施予一高電壓,及對位元線BL3施予一低電 壓,當位元線BL2上的電位因電晶體22的導通而引導至位 元線BL3上,如箭頭25所示,測得位元線BL2的電位下降, 即可得知該記憶單元所儲存的資料是邏輯上的“0”或是 “0N” 。但爲確保位元線BL2不會因相鄰的言己憶單元26也 具有較低之臨限電壓,而將電流流向位元線BL1,必須對 位元線BL1施予一高電壓,而其餘之各位元線則爲浮接 (Floatmg)。如果選擇一記憶單元具有較高臨限電壓的電晶 體其位置如24,對電晶體24相連接的字元線WL1施予一 高電壓和對電晶體24相連接的位元線BL3施予一高電 壓,及對位元線BL4施予一低電壓,此時位元線BL2上的 電位因電晶體22的臨限電壓較高而不會引導至位元線BL3 上,測得位元線BL2的電位不變,即可得知該記憶單元所 本紙張尺度適用中國國家橾準(CNS ) A4規格(210X297公釐) 經濟部中央標準局員工消費合作社印繁 3 剛 5D〇c/Frank_2 :;__ 五、發明説明(〕) 儲存的資料是邏輯上的“Γ或是“OFF”。 上述習知的唯讀記憶體,其解碼的過程中必須同時選 遅三條位吞;變,其中兩條爲高電壓,另一條爲低電壓,以 g免電流的反流,造成資料讀取時的錯誤。由於通道電晶 體其位元線與通道介面接合Uuncdon)的崩潰電壓約在3伏 特,因此其解碼時的操作電壓必須限制在3伏特以下,使 資料的判讀不易區別。另外,摻雜高雜質濃度的位元線其 電阻値太高,其電阻値約在100Ω/[](Ω Per Square),使操作 電流無法增大,無法有效提昇解碼的速度。 有鑑於此,本發明的主要目的就是在提供一種唯讀記 憶體陣列的解碼方法,特別是應用在一種二極體式唯讀記 憶體。由於利用二極體作爲記憶單元,可增大其操作電流, 形成高速唯讀記憶體。 本發明的另一目的就是在提供一種二極體式唯讀記 憶體陣列的解碼方法,在解碼過程僅需選擇一條位元線, 且無電流反流之現象,亦無需使用浮接之位元線。 本發明的又一目的就是在提供一種二極體式唯讀記 憶體陣列的解碼方法,利用二極體之記憶單元,無位元線 與通道介面接合的崩潰,使其解碼時之操作電壓可大於10 伏特,使資料的易於判讀。 本發明之一種二極體式唯讀記憶體陣列的解碼方 法,其中,該二極體式唯讀記憶體陣列包括至少一列記憶 單元與至少一行記憶單元,該列記憶單元與行記憶單元均 分別包括有複數個記憶單元,且該些記憶單元包括有複數 (請先閱讀背面之注意事項再填寫本頁)
、1T 本紙張尺度適用中國國家標隼(CNS ) Α4現格(210Χ 297公釐) A7 B7 I 3 74TWF.D()C/Frank/002 五、發明説明(V) 個邏輯數値爲“Γ的第一記憶單元與複數個邏輯數値爲“〇” 的第二記憶單元,又,每一記憶單元分別藕接一字元線與 一位元線,且同一列的記憶單元藕接至同一條字元線’不 同列的記憶單元藕接至不同條的字元線,而同一行的記憶 單元藕接至同一條位元線,不同行的記憶單元藕接至不同 條的位元線:該解碼方法包括: 選定一欲讀取之記憶單元,對該記憶單元所藕接之位 元線輸入一低電壓,而對其餘之位兀線輸入一闻電壓:以 及 對選定之該記憶單元所藕接之字元線輸入該高電 壓,而對其餘之字元線輸入該低電壓。 爲讓本發明之上述和其他目的、特徵、和優點能更明 顯易懂,下文特舉一較佳實施例,並配合所附圖式,作詳 細說明如下: 圖式之簡單說明: V第1圖是一種習知之唯讀記憶體部份上視示意圖; V# 2圖是顯示一種習知之唯讀記憶體部分等效電路 圖; \/食3圖是根據本發明一較佳實施例,一種二極體式指 唯讀記憶體之結構剖面圖; 第4圖是根據本發明一較佳實施例,一種二極體式唯 讀記憶體部份上視示意圖;以及 \/第5圖是根據本發明一較佳實施例,一種二極體式唯 讀記憶體部分等效電路圖。 7 本紙張尺度適用中國國家標準(CNS ) A4規格(2丨0X297公I ) (請先閱讀背面之注意事項再填寫本頁) <tr 經濟部中央標準局員工消費合作社印製 經濟部中央標準局員工消費合作社印賢 五、發明説明(J ) 實施例 請參照第3圖,其繪示依照本發明一種二極體式唯讀 記憶體之剖面結構圖。在一 P型矽基底30上有複數個約平 行的N型雜質擴散區32,作爲唯讀記憶體之位元線,且在 部份N型雜質擴散區32中摻入一 P型雜質擴散區34,其 中N型雜質擴散區32與P型雜質擴散區34即構成一 PN二 極體。在N型雜質擴散區32之上有複數條平行的金屬層 36,作爲字元線,其中金屬層36與P型雜質擴散區藕接。 N型雜質擴散區32與金屬層36以一角度相交,約是垂直 相交。 依照本發明之一較佳實施例之二極體式唯讀記憶 體,其部份上視示意圖如第4圖所示。其中N型雜寶變散 區32(位元線)與金屬層36(字元線)交錯之處,即構成一記 憶單元,每一記憶單元分別藕接一字元線與一位元線。如 圖中以虛線框起來的部份40即爲一記憶單元。記憶單元中 包含有P型雜質擴散區者(如圖中有X記號者)可構成一二 極體,爲導通之記憶單元,例如是記憶單元40 :記憶單元 中未有P型雜質擴散區者(如圖中未有X記號者),則爲關 閉之記憶單元,例如是記憶單元42。, 本發明一種二極體式唯讀記憶體陣列包括至少一列 記憶單元與至少一行記憶單元,該列記憶單元與行記憶單 元均分別包括有複數個記憶單元,且該些記憶單元包括有 複數個邏輯數値爲“Γ的導通記憶單元與複數個邏輯數値 爲“0”的關閉記憶單元,又,每一記憶單元分別藕接一字元
S 本紙張尺度逋用中圉國家橾準(CNS ) A4規格(210X297公釐) ------rlllh—-----訂------線 C (請先閲讀背面之注意事項再填寫本頁) /Frank/002 Α7 Β7 五、發明説明((;) 線與一位元線,且同一列的記憶單元藕接至同一條字元 線,不同列的記憶單元藕接至不同條的字元線,而同一行 的記憶單元藕接至同一條位元線,不同行的記憶單元藕接 至不同條的位元線。 依照本發明之一較佳實施例,一種二極體式唯讀記憶 體,各個記憶單元其資料讀取的方法,請參照第5圖,其 係繪示依照本發明一較佳實施例,一種二極體式唯讀記憶 體部份等效電路圖,係選定一欲讀取資料之記憶單元50, 例如是具有P型雜質擴散區的導通記憶單元,對記憶單元 50相藕接的字元線WL2施予一相對高的電壓,例如約是5 伏特,和對記憶單元50相藕接的位元線BL2施予一相對低 的電壓,例如是約0伏特;對其餘之字元線施予一相對低 的電壓,例如是約0伏特,及對其餘之位元線施予一相對 高的電壓,例如約是5伏特。使得字元線WL2的電壓經由 記憶單元50流向位元線BL2,其電流流通方向如箭頭51 所示。因此,可讀取記憶單元50的儲存的邏輯數値爲“Γ 或是“ON”。 另外,如果選擇一欲讀取資料之記憶單元52,例如是 未具有P型雜質擴散區的關閉記憶單元,對記憶單元52相 藕接的字元線WL1施予一相對高的電壓,例如約是5伏 特,和對記憶單元52相藕接的位元線BL3施予一相對低的 電壓,例如是約0伏特;對其餘之字元線施予一相對低的 電壓,例如是約0伏特,及對其餘之位元線施予一相對高 的電壓,例如約是5伏特。使得字元線WL1的電壓無法經 (請先閲讀背面之注意事項再填寫本頁)
,1T 線(! 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X 297公釐) I 374TWF.DOC/Frank/002 A7 B7 五、發明説明n ) 由記憶單元52流向位元線BL3。因此,可讀取記憶單元50 的儲存的邏輯數値爲“0”或是“OFF”。 雖然本發明已以一較佳實施例揭露如上,然其並非用 以限定本發明,任何熟習此技藝者,在不脫離本發明之精 神和範圍內,當可作些許之更動與潤飾,因此本發明之保 護範圍當視後附之申請專利範圍所界定者爲準。 (請先閱讀背面之注意事項再填寫本頁)
C 訂 經濟部中央標準局員工消費合作社印製 I 0 本紙張尺度適用中國國家標準(CNS > A4規格(210X297公釐)
Claims (1)
- 經濟部中央標準局員工消f合作社印裳 C/Frank/002 ®g D8 ___ 六、申請專利範圍 1. 一種二極體式唯讀記憶體陣列的解碼方法,其中’ 該二極體式唯讀記憶體陣列包括至少一列記憶單元與至 少一行記憶單元,該列記憶單元與行記憶單元均分別包括 有複數個記憶單元,且該些記憶單元包括有複數個邏輯數 値爲“Γ的第一記憶單元與複數個邏輯數値爲“〇”的第二記 憶單元,又,每一記憶單元分別藕接一字元線與一位元線’ 且同一列的記憶單元藕接至同一條字元線,不同列的記憶 單元藕接至不同條的字元線,而同一行的記憶單元藕接至 同一條位元線,不同行的記憶單元藕接至不同條的位元 線;該解碼方法包括: 選定一欲讀取之記憶單元,對該記憶單元所藕接之位 元線輸入一低電壓,而對其餘之位元線輸入一高電壓;以 及 對選定之該記憶單元所藕接之字元線輸入該高電 壓,而對其餘之字元線輸入該低電壓。 2. 如申請專利範圍第1項所述之方法,其中,每一記 憶單元均包括一 N型雜質擴散區,該N型雜質擴散區藕接 至一對應的位元線。 3. 如申請專利範圍第2項所述之方法,其中,每一第 一記憶單元更包括一 P型雜質擴散區,且該P型雜質擴散 區與該N型雜質擴散區構成一二極體。 4. 如申請專利範圍第3項所述之方法,其中,該第一 記憶單元的該P型雜質擴散區藕接至一對應的字元線。 5. 如申請專利範圍第4項所述之方法,其中該高電壓 (請先閲讀背面之注意事項再填寫本頁) •ΤΓ 本紙張尺度適用中國國家橾準(CNS ) A4規格(210X297公釐) I 3 74TWF.DOC/F β)Θ5 Α8 Β8 C8 D8 六、申請專利範圍 約爲5伏特。 6.如申請專利範圍第5項所述之方法 約爲0伏特。 ; 其中該低電壓 (請先閲讀背面之注意事項再填寫本頁) L 訂 經濟部中央標隼局員工消f合作杜印製 J— I 2 本紙張尺度適用中國國家標準(CNS ) A4规格(210X297公釐)
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW085114441A TW306005B (en) | 1996-11-22 | 1996-11-22 | Decoding method of diode-type read only memory array |
US08/775,168 US5737259A (en) | 1996-11-22 | 1996-12-31 | Method of decoding a diode type read only memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW085114441A TW306005B (en) | 1996-11-22 | 1996-11-22 | Decoding method of diode-type read only memory array |
Publications (1)
Publication Number | Publication Date |
---|---|
TW306005B true TW306005B (en) | 1997-05-21 |
Family
ID=21625566
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW085114441A TW306005B (en) | 1996-11-22 | 1996-11-22 | Decoding method of diode-type read only memory array |
Country Status (2)
Country | Link |
---|---|
US (1) | US5737259A (zh) |
TW (1) | TW306005B (zh) |
Families Citing this family (37)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6034882A (en) | 1998-11-16 | 2000-03-07 | Matrix Semiconductor, Inc. | Vertically stacked field programmable nonvolatile memory and method of fabrication |
US6385074B1 (en) | 1998-11-16 | 2002-05-07 | Matrix Semiconductor, Inc. | Integrated circuit structure including three-dimensional memory array |
US6483736B2 (en) * | 1998-11-16 | 2002-11-19 | Matrix Semiconductor, Inc. | Vertically stacked field programmable nonvolatile memory and method of fabrication |
US6351406B1 (en) | 1998-11-16 | 2002-02-26 | Matrix Semiconductor, Inc. | Vertically stacked field programmable nonvolatile memory and method of fabrication |
US8575719B2 (en) | 2000-04-28 | 2013-11-05 | Sandisk 3D Llc | Silicon nitride antifuse for use in diode-antifuse memory arrays |
US6631085B2 (en) | 2000-04-28 | 2003-10-07 | Matrix Semiconductor, Inc. | Three-dimensional memory array incorporating serial chain diode stack |
US6888750B2 (en) * | 2000-04-28 | 2005-05-03 | Matrix Semiconductor, Inc. | Nonvolatile memory on SOI and compound semiconductor substrates and method of fabrication |
EP2988331B1 (en) | 2000-08-14 | 2019-01-09 | SanDisk Technologies LLC | Semiconductor memory device |
US6580124B1 (en) | 2000-08-14 | 2003-06-17 | Matrix Semiconductor Inc. | Multigate semiconductor device with vertical channel current and method of fabrication |
US6624011B1 (en) * | 2000-08-14 | 2003-09-23 | Matrix Semiconductor, Inc. | Thermal processing for three dimensional circuits |
US6661730B1 (en) | 2000-12-22 | 2003-12-09 | Matrix Semiconductor, Inc. | Partial selection of passive element memory cell sub-arrays for write operation |
US6627530B2 (en) | 2000-12-22 | 2003-09-30 | Matrix Semiconductor, Inc. | Patterning three dimensional structures |
US6618295B2 (en) | 2001-03-21 | 2003-09-09 | Matrix Semiconductor, Inc. | Method and apparatus for biasing selected and unselected array lines when writing a memory array |
US6545898B1 (en) | 2001-03-21 | 2003-04-08 | Silicon Valley Bank | Method and apparatus for writing memory arrays using external source of high programming voltage |
US6897514B2 (en) * | 2001-03-28 | 2005-05-24 | Matrix Semiconductor, Inc. | Two mask floating gate EEPROM and method of making |
US6462984B1 (en) * | 2001-06-29 | 2002-10-08 | Intel Corporation | Biasing scheme of floating unselected wordlines and bitlines of a diode-based memory array |
US6841813B2 (en) * | 2001-08-13 | 2005-01-11 | Matrix Semiconductor, Inc. | TFT mask ROM and method for making same |
US6525953B1 (en) | 2001-08-13 | 2003-02-25 | Matrix Semiconductor, Inc. | Vertically-stacked, field-programmable, nonvolatile memory and method of fabrication |
US6593624B2 (en) | 2001-09-25 | 2003-07-15 | Matrix Semiconductor, Inc. | Thin film transistors with vertically offset drain regions |
US6624485B2 (en) | 2001-11-05 | 2003-09-23 | Matrix Semiconductor, Inc. | Three-dimensional, mask-programmed read only memory |
US6853049B2 (en) * | 2002-03-13 | 2005-02-08 | Matrix Semiconductor, Inc. | Silicide-silicon oxide-semiconductor antifuse device and method of making |
US6737675B2 (en) | 2002-06-27 | 2004-05-18 | Matrix Semiconductor, Inc. | High density 3D rail stack arrays |
US6919637B2 (en) * | 2002-09-30 | 2005-07-19 | Intel Corporation | Interconnect structure for an integrated circuit and method of fabrication |
US20060249753A1 (en) * | 2005-05-09 | 2006-11-09 | Matrix Semiconductor, Inc. | High-density nonvolatile memory array fabricated at low temperature comprising semiconductor diodes |
US7177183B2 (en) | 2003-09-30 | 2007-02-13 | Sandisk 3D Llc | Multiple twin cell non-volatile memory array and logic block structure and method therefor |
US7450416B1 (en) * | 2004-12-23 | 2008-11-11 | Spansion Llc | Utilization of memory-diode which may have each of a plurality of different memory states |
JP4907916B2 (ja) * | 2005-07-22 | 2012-04-04 | オンセミコンダクター・トレーディング・リミテッド | メモリ |
US8085570B2 (en) * | 2008-11-21 | 2011-12-27 | Sanyo Semiconductor Co., Ltd. | Memory |
US20100283053A1 (en) * | 2009-05-11 | 2010-11-11 | Sandisk 3D Llc | Nonvolatile memory array comprising silicon-based diodes fabricated at low temperature |
CN102077348B (zh) * | 2009-06-03 | 2014-04-30 | 松下电器产业株式会社 | 非易失性存储元件和具备该非易失性存储元件的半导体存储装置 |
CN101908547B (zh) * | 2009-06-04 | 2012-07-25 | 北京兆易创新科技有限公司 | 一次性可编程存储器、制造及编程读取方法 |
US8379437B2 (en) | 2009-08-31 | 2013-02-19 | Sandisk 3D, Llc | Flexible multi-pulse set operation for phase-change memories |
US8040721B2 (en) * | 2009-08-31 | 2011-10-18 | Sandisk 3D Llc | Creating short program pulses in asymmetric memory arrays |
US8125822B2 (en) | 2009-08-31 | 2012-02-28 | Sandisk 3D Llc | Reducing programming time of a memory cell |
US9627395B2 (en) | 2015-02-11 | 2017-04-18 | Sandisk Technologies Llc | Enhanced channel mobility three-dimensional memory structure and method of making thereof |
US9478495B1 (en) | 2015-10-26 | 2016-10-25 | Sandisk Technologies Llc | Three dimensional memory device containing aluminum source contact via structure and method of making thereof |
US11152313B1 (en) | 2018-07-31 | 2021-10-19 | Synopsys, Inc. | Using threading dislocations in GaN/Si systems to generate physically unclonable functions |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4233671A (en) * | 1979-01-05 | 1980-11-11 | Stanford University | Read only memory and integrated circuit and method of programming by laser means |
US4442507A (en) * | 1981-02-23 | 1984-04-10 | Burroughs Corporation | Electrically programmable read-only memory stacked above a semiconductor substrate |
US4462088A (en) * | 1981-11-03 | 1984-07-24 | International Business Machines Corporation | Array design using a four state cell for double density |
US4884238A (en) * | 1988-03-09 | 1989-11-28 | Honeywell Inc. | Read-only memory |
-
1996
- 1996-11-22 TW TW085114441A patent/TW306005B/zh not_active IP Right Cessation
- 1996-12-31 US US08/775,168 patent/US5737259A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US5737259A (en) | 1998-04-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TW306005B (en) | Decoding method of diode-type read only memory array | |
TW381267B (en) | Non-volatile semiconductor memory elements having single-bit and multi-bit memory cells | |
US6570795B1 (en) | Defective memory component of a memory device used to represent a data bit in a bit sequence | |
US20090207675A1 (en) | WAK Devices in SRAM Cells for Improving VCCMIN | |
JPH07221203A (ja) | 半導体記憶装置 | |
US10672776B2 (en) | Memory circuit having resistive device coupled with supply voltage line | |
US4404657A (en) | Semiconductor memory circuit | |
EP0393863B1 (en) | Semiconductor memory device | |
EP0040045A1 (en) | Read-only memory device | |
KR0184370B1 (ko) | 불휘발성 반도체기억장치의 셀특성 측정회로 | |
US6031759A (en) | Nonvolatile semiconductor memory device | |
JP2504831B2 (ja) | 不揮発性半導体記憶装置 | |
EP0057784B1 (en) | Read-only/read-write memory | |
US5920499A (en) | Method of decoding a diode type read only memory | |
EP4044240A1 (en) | Semiconductor structure, memory cell, and memory array | |
TW503397B (en) | Layout of non-leakage structure of the selected block for read only memory (ROM) | |
US5926417A (en) | Read method for reading data from a high-density semiconductor read-only memory device | |
TW409271B (en) | Flat NOR type mask ROM | |
CN100411058C (zh) | 大信道宽度的磁性随机存取内存排列选择晶体管 | |
EP0185156B1 (en) | Random access memory | |
TW219997B (zh) | ||
JPH04153992A (ja) | 半導体メモリ | |
JPH0567758A (ja) | 不揮発性半導体記憶装置 | |
US20220270674A1 (en) | Memory device with word line pulse recovery | |
WO2022127027A1 (zh) | 一种半导体结构、存储单元及存储阵列 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
MK4A | Expiration of patent term of an invention patent |