L03133 A6 ___B6_ 五、發明说明（） 本發明係闞於陲機存取記憶器，尤-其衰閭於多平面随機 存取記憶器裝置者。 '' ·' 具有多記憶區域且K間有複製能力.之各種記億器裝置係 為已知，此等已知之裝置可區兮為下列各亭：雙端口暫存 器，雙端口記惲器，視頻S憶器及蔭蔽罩記憶器等。 雖然可自兩或多個端實施平行讀取作業，而雙或多端口 暫存器檔祗可於一端口上實施寫錄作業，在一種型式中， 寫入作業可由一獨特端口予以控制，而另一型式者則可於 兩用于讀取及寫錄之兩端口之一上施行之，于一端口上寫 入之資訊必可在其後之時鐘'循環中由所有其他各端口上讀 取之，Μ顆粒性相當于最小可定址單位，例如，一，二， 四，八或十六位元，在内部，多端口暫存器檔典型的使能 予複製每一讀取端口之記憶器陣列而容許平行存取，多端 口暫存器檔之一項用途係為構成處理器暫存器檔。 雙或多端口記憶器装置係由單一記憶器陣列串列化存取 方式而能於任何端口上簧施寫錄作業，以結構而言，此等 装孤暴各平·疏裝置’ I未具有複式記憶平面，如 巷二端Q正蓬JS.取或寫錄該記憶器陣列時，任何其他端口 U.®皆1免到一或數個記憶循環之延遯，如同多端口暫 存器檔，經由一端口寫錄之資訊必可於其後之時鐘循環由 所有其他端口予以讀取，其顆粒性相當于最小可定址單位 。與多端口暫存器檔不相同者乃是多端口記憶器裝置可自 任何端口予κ寫錄。佐等裝置典型上係用于一複式處理器 裝置之各處理機間之通信。 ................................................................................^..............................0 {請先《讀背面之注意事項再填窝本百) WF 甲 4(210X297 公廣） Α6 _^_Β6_ 五、發明説明（） 視頻記憶器裝置包含兩實體上不相-同之記憶平面；即隨 機存取記憶器陣列及移位暫存器_刼。隨機存取記憶器陣 列包括有配置為η横列乘m縱行之矩·陣中之眾多記憶單元 ，瓦._自一端口隨意讀取或寫錄。移位暫存舉，通常為m位 元長度，係與隨機存取記憶器陣列之各縱行相並聯連接， 而與输出端口，及依選擇與输出端口相串聯：其複製顆粒 性係由横列長度予Μ固定：·第二面之儲存量限于一横列， 其所支撐之唯一存取圖型之順序係自横列中之第一位元開 r 始。雖然視頻記憶器裝置原係作為支撐位元測繪圖形之用 ，琨已發現此等装置在多處ί里器装置中之用途。 蔭影記憶器裝置係中兩實際上不相囿記憶平面，靜態_ 機存取|2憶器（S R A Μ )陣列，及電子可消除，可程式僅謅記 憶器（E E P R Ο Μ )陣列等所姐成，複製作業可在整個S R A Μ平面 與E E P R Ο Μ平面間實施平行複製，第一平面河經由一端口與 夕卜部裝置相直接接近。第二平面則僅能經由回叫方式回復 至第一 S R AM平面而間接接近之。此一结構之實例係揭示于 美國專利荼第4,545,035號及4,(509,999號中。蔭影記憶 器装置係用于嵌人用途之不變性儲存中，製可予 保持為徐緩要丨匕參考。複製作業在記憶器陣列之可選擇區 '. ........—....... .. . .. 域_.係不可能，而第二平面則無法獲致頻帶寛度優點。 高度希望具有多平面隨機存取記憶器裝置，其中每一記 憶平面皆包括有R A Μ ，其中，該裝置之每一面係連接至不 相同端口上，經由此一平面可質施該端口之讀取及寫錄作 業，又其中一平面上之複式記憶器單元之内涵可予同時複 {請先《讀背面之注意事1再填寫本頁) •装* •打. 線. WF 甲4(210Χ 297公沒） k；〇3ia〇 4β A6 _B6_ 五、發明説明（） 製于該装置之另一記憶平面上。- 多平面記憶器系統可發現在並谪處理·器電腦糸统中有許 多用途。此多面記憶器可容許整個記·憶器結構與若干處理 機構成通信而與剛才所述之任何裝置比較丨其競爭較少， 潛力較小而彈性較大。 當中間结果可複製于另一處理器記憶平面作為J子作寒 時，使用多平面記憶器Μ支援辨噼庵J1可提供每一運 算理輯單位無衝突之存取，直至有明確同步產生為止。多 平面記憶器亦可用Μ主要處理器與一或數副處理器相耦合 。指令運作代碼與里Jt可集合于該記憶器之一平面上，而 各副處理器則使用其他平面之内涵以完成先前之指令。然 後使新運作代碼與引數结構可在單一時鐘循環内及以各平 面間之分段副本（b 1 〇 c k c ο P y )供予副處理器。同樣，資訊 器可發送回至主處理器之記憶平面作為單一分段副本。 多面記憶器亦可用于ϋ.緩衛儲存器之電腦裝置中，作 為高速缓衝器Μ支援處理器及高速存取器控制器之同時存 取在大多數高速緩衝儲存器之設計中，處理器與高速緩衝 儲存器間之通信量遠大於該儲存器與主記憶器間經由高速 緩衝控制器之通信量，乃表示希望使用有三或四端口記憶 器設計，其中除一端口外均用于處理器與高速媛衝儲存器 之通信，連接于處理器上之各平面或能支援指令高速存取 ，資料高速存取及大量高速存取•同時，一端口則支持高 速緩衝控制器，如若處理器之任何端口漏失某一分段時， 將有請求至該高速控制器，以使該分段输入至控制器平面 (請先聞雉背面之注意事項再滇窝本頁)
VF 甲 4(210X297 公簷） ^03133 A6 B6 五、發明説明（） >將該分段完全負載後，該分段將在-多乎面記憶器内複製 于需要該分段之高速緩衝儲存器斗 '，此瑣作業實施時多面 記憶器之其他平面仍為繼續為執行於·該處理器内之其他指 令服務。 ， 用以從一般用途處理器退出输入/輸出作業之智慧周邊 處理器時常使用主記憶器作為儲存緩衝器。使用多面記憶 器之使用可使主記憶器與此種装置之競爭減少： 本發明概要 因此，本發明之目的為提供一種包括有多個隨機存取記 憶平面之多平面_機存取記ίΐ器裝置。 本發明之另一目的為提供一種多平面隨機存取記憶器裝 置，其中每一隨機存取記憶平面有其本身之端口，能經由 ' --η ，%/^ . . 、 · 該端口與其他讀取及寫入而與其他平面無關 本發明之另一目的為提供一種多平面隨機存取記憶器裝 置，其中，一記憶平面上若干記憶單元之I歯熊同艘.mm 于另一記憶平面上。 本發明之又一目的為提供隨機存取邋f $供多平面記 憶器裝置中使用。 本發明之又另一目的為提巧並聯疼瑪器電腦裝置中之多 平面隨機存取記憶器裝置C 根據本發明之多平面隨機存取記憶器裝置係由多個隨機 存取記憶平面姐成，每一平面含有記憶單元陣列，有多個 讀取/寫錄裝置，各與記憶平面中枵對應平面相駄合而於 每一相對應之記憶平面上實施謓取與寫錄，而與其他記憶 ......................................................Ά..............................訂..............................^ (請先《讀背面之注意事項再填寫本瓦) 丨F 甲 4(210X297公发） L03133 A6 B6 五、發明說明（） 平面無關，複製裝置之運作不同將在—一記憶平面上所選定 之記憶單元内涵複製于另一記憶平面之]备梅1膨記憶單元 中。在本文中，相對應一詞係廣義解‘釋為由硬體之實際配 置予以確定諸如：一某一特定記憶器列全部複製于另一平 面上之横列上（可J|在另一横列位扯上）。 一使某一記憶平面内之其一分段複製於另一記憶平面中 相同尺寸之分段內（在列及/或行方向可能有相對之偏差 )° —另外之ϋ ϋ，交插，及射„，j、敷_或其他之線性位置轉 換，概由相關平面間之單元互連予Μ調節。 在本發明之一項具體實例中，隨機存取記憶器各平面係 為動態記憶單元所姐成之態記憶平面。複製裝置則由若 干共用位元線姐成，每一此等位元線與每一記憶平面中之 特定位元線相對應而界定相關各記憶平面相對應位元線間 之一資料轉移路徑，及有若干複製電路，與記憶單元陣列 中之一相對應。每一複製電路包含複製單元陣列其單元數 目與複製電路相對應之記憶單元陣列之位元線目相同，每 一複製單元具有資料信號輸人，資料信號輸出及一起動信 號_入。每一複製單元之連接，有資料信號_入至其相對 應之位元線上，其資料信號輸出至與相當于該複製單元相 連接之位元線相對應之共用位元線上，而起動信號输人在 使用時接受起動信號以起動複製單元而使其對應位元線連 接至其對對應之共用位元線，而完成相對應位元線與共用 位元線間之資料轉移路徑。 ......................................................f:..........................^..............................终 (請先M讀背面之注意事項再填寫本頁) WF 甲 4(210X297公发） Ο 31 〇 ο Α6 Β6 五、發明説明（) 在各動態機存取記憶平面中，每一-平g係由配置成行列 矩陣之動態記憶單元陣列姐成|並包含有列線及行線用以 使記憶單元陣列之個別記憶單元定址.· Μ及位元線用K使 所定址之相關記憶單元提供存取。每一讀ψ /寫錄装置係 由用Κ使該矩陣各列定址之列定址裝置，及同時用Μ使矩 陣之可選定行數定址之行定址裝置所姐成，此行定址装置 包含有裝置用以礬應于一範圍（size)信號Μ設定擬予定址 之行數，有装置用以響應于位址信號而擬產生予定址各行 之行選擇信號及有裝置用Κ使由信號路徑姐成用Μ施加行 選擇信號使定址中之各相對行複製單元同時起動，從而 使各記镱單元位元線連接至其相對應之共用位元線。 根據本發明之多平面靜態隨機存取記憶器裝置與動態記 憶器具體賁例有所不同 在靜態記憶器裝置中，每一平面 之記憶單元涤為一對一相對應者，而在各記憶平面中之所 有相對應記憶單元共用同一公共位元線。各記憶平面間之 公共位元線無法與記憶平面内之各位元線相連接；反之， 此等位元線可直接連接于各記憶單元上，因此*在各記憶 平面間一次可複製一列K上之記憶器。 圖式之簡單說明 圖1 A及1 B所示為根據本發明之多平面記憶器裝置之 兩項具體實例； 圖2所示為根據本發明之隨機存取記憶平面； 圖3所示為使用于圖2記憶平面上之行解碼器電路； 圖4所示為使用于圖2之記憶平面上之複製電路； ......................................................f:..........................^..............................終 (請先《讀背面之注意事項再填寫本頁)
WF 甲 4(210X 297 公发） L03IS3 A6 B6 五、發明説明（） 圖5所示為根據本發明之多平面SC-R Ag靜態記憶單元電 路ί及 ' ' 圖6所示為包括根據本發明之多.平.面記憶器裝置之並聯 處理器雷腦裝置。 I 本發明之细部說明 在下列本發明說明中，包括于各不相同具體實例中之相 同結構元件或適當之相對應元件，將以相同之參考編號標 示之。 圖1中所示多平面記憶器裝置丨之第一具體實例係由隨 機存取記憶平面2 3 ’4及5所姐成。每一記憶平面具 有相對應之謓取/寫錄端口 6 , 7 . 8 > 9 ，此等端口界 定讀取及寫錄人于相對應記憶平面之獨特端口，每t記憶 平面係可經由其讀取/寫錄端口單獨定址並能予定址為一 噠機存取記憶器。 在記憶平面2 - 5間之資料轉移路徑係由若干共用位元 線10予Μ界定。並於下文中詳细說明用以使資料自一記憶 平面經由共用位元線10複製于另—平面之结構。在此一點 上，是Μ指出圖1 Α之具體賁例包括有與每一記憶平面内 之記憶單兀列相對應之許多位元線10,而資料複製可能同 時發生於記憶單兀之整横列之上，圖1 B中所示具體實例 之差異于其包括有許多共用位元線n，各與相關記憶平面 2 - 5内之個別記憶單元相對應。在此二具體踅例中，一 記憶平Μ之琴個内涵皆可同時複製於另一記憶平面作為原 子運作。 (請先閲讀背面之注意事項再填寫本頁) •装· •訂. •綠· WF 甲4(210X 297公发） A6 B6 4‘〇3l3〇 五、發明説明（） 各別之謓/寫端口 6 -，並接受來自裝置中之位 _見，各J2憶平面間複製 介裁器15加Μ管-制。 圖2所示為各記憶平面 Κ儲存二進數值之若干記 元係為習用之動態記憶單 列及行則可予寧獨定址。 列内之所有記憶單元係由 —列位址閂控（RAS)信號 與感測放大器及複製電路 位元線2 3之一。 記億單元行及其相關之 擇。此行解碼器24接收行 閂控（CAS)信號。由行解 位元線之選擇，使各位元 記憶内涵）能由新數值依 行解碼器24與單一平面 所不同。在多平面記憶器 之該解碼器之範圍信號連 中選擇一行以上。複製電 元線與伸展於數記憶平面 連接，此項連接係經由為 完成。 9接收及發送笋料至一外部裝置 址信號及控制·信號。為麗免f琴 作業之控制·係由展裝置若干外部
J 之一结構。§2憶器陣列21係由用 憶單元所姐成。陣列之各記憶單 元，配置為列與行之矩陣，而各 配置于記憶器陣列21内某一特定 列解碼器22響應于列位址信號及 予K選擇。每一行之各記憶單元 25之位元複製單元共同使用若干 各位元線係由行解碼器2 4予K選 位址信號，範圍信號及一行位址 碼器24對某-特定位元線或若干 線上之信號值（為各記憶單元之 下述方式取代之。 記憶器中使用之習用行解碼器有 裝置中•行解碼能根據供應其上 同位址及閂控信號，同時由各行 路25使記憶器陣列21中所選擇位 間之共用位元線1 0相對應之一相 後文中詳述之雙向通路電晶體所 ..........」.........................................f...........................t..............................0 (請先Μ讀背面之注意事項具填寫本瓦) 10
VF 甲 4 (210X297 乂沒） A6 ________B6 五、發明説明（） 多平面記憶器裝置之行解碼器電路-2 4 p予不理會低位址 位元之方式同時選擇一項Μ上之—输出。為一次選擇多於一 之位元線起見，行解碼2 4需要有額外之範圍信號輸入。此 碎圍信號输人.（Μ個位元）規定在行選擇期^須予解釋為不 予理會位元之位址位元數目，Κ最低位元開始。如若解釋 為不加符號整數之範圍信號位元為零時，則如同在一習用 行解碼器中一樣祗選定一行位元線。如若範圍信號係為一 時，則予選擇衹有最低效位元中有差異之兩行。如其範圍 為二時，則予選擇四行，其差異祗為最低效之兩位元。同 樣，較大之分段可於排列於匕進位範圍之列内撰擇之。為 使資料區段依連績段方式傳输於各記憶平面間，行位址必 須顯示位址之最低效位元。 . 圖3所示為行解碼器24之電路圖。習用之高速解碼器通 常在設計上皆有每一位址線路之真實及互補位址信號緩衝 器。此位址信號緩衝器每一選擇線路驅動一「及j或「或 」閘。於是一所要之输入位址將觸發「及」或「或j閘之 输出狀況，結果使「及」閘趨向高位，或使「或」閛趨向 低位以顯示其選擇。根據本發明之行解碼器需有另外之電 路供多平面記憶器使用，妓if在選擇時對於逐漸變低位之 位址位元可不予理會。 位址信號係施加于真實及互補緩衝器之位址信號緩衝器 31，32。媛衝器输出信號係施加于位址掩蔽罩33，此罩亦 接受來自範圍信號解碼器34之信號。來自位址掩蔽罩33之 输出信號係腌加于若干選擇閘35上，在本實例中為「及」 .............0........................................R..............................ir..............................蜂 {請先聞後背面之注意事項再填艿本頁) WF - 11 - 中 4(210X297公发） 五、發明説明（） A6 B6 閘 0 選 擇 閘 35之输 出 信 號 係 施加 于 行選 m 線路37K 選 擇 與 記 憶 器 陣 列 21各行 相 對 應 之 位元線 〇 從 檢 閲 所 說 明下 列 電 路 狀 況表 中極- 容 易 於瞭解 行 解 碼 器 24之 操 作 模 式 ，其 選 擇 可 達 四行 之 多 〇 J 閂 控 信 號 範圍信號 位址信號 行之選擇 0 XX XX 0000 1 00 XX 0000 1 01 00 / 000 1 1 01 ，01 0010 1 - 01 10 0100 1 01 11 1000 • 1 10 0X 0011 1 10 IX 1100 1 11 XX 1111 表 中 1 V-V 付 號 X表 示 不 必 理 會狀 況 否 則 所表$ 信 號 呈 現 二 進 位 值 0 或 1 ° 零 閂 控 信 號之 第 一 狀 況 係為不 重 要 者 f 並 無 行 之 選 定 。第 二 狀 況 為 閂控 信 號 為 1 及範圍 信 號 為 00 之 结 果 亦 為 無行 之 選 定 當閂 控 信 號 為 1而位 址 範 圍 信 0占 5虎 為 01 時 > 該 電路 操 作 猶 如 一習 用 之 行 解 碼器， 即 -每 — 不 同 之 位 址 信 號 即選 定 某 一 特 定之 行 0 當 圍 信 號 值為 1 0時 > 新 作業 模 式 產 生 ，在此 狀 況 下 > 位 址 信 號 之 最 效位 元 乃 成 為 不必 理 會 位 元 ，而各 行 成 對 選 VF - 12 - 甲 4(210X 297W 发） ....................................................¾...............................#..............................秦 (請先《讀背面之注意事項再填宵本頁) A6 B6 五、發明説明（） 定。所選定各對係同時選定，故如下-文所述，來自這兩行 之資料可予同時複製。最後，就所列之诂行範例而言，當 範圍信號為π時，所有四行或位元線·均予選定° 複製電路25使多選擇信號應用于資料之If時複製，其结 構為圖4中所示。 複製電路25係為複製單元陣列，各由雙閘雙向通路電晶 體40，41，42及43之一所姐成。另一方式為雙閘電晶體可 各由一對串聯之信號閘電晶體取代之。電晶體40 ^ 43之每 一電晶體與共用位元線10中一特定位元線及位元線23中一 特定位元線相對應。當某一特定通路電晶體導電時，乃完 成其由相對應位元線至其相對應基用位元線之一資料傳输 路徑，從而提供與所選位元線相連接之記憶陣列21中記憶 單元之存取。 經由行選擇信號狍加于各通路電晶體之一方式，乃產生 位元線選擇。例如電晶體40具有閘终端44及45。施加于電 晶體40之閘極44之行選擇信號將有效選擇與電晶體4〇相對 應之位元線47。其次，當複製信號施加于第二閘終端45時 ，此電晶體即導電，而其相對應之共用位元線48將經由電 晶體40連接至相對應位元線47上，從而完成自位元線47至 共用位元線48之資料傳输通路。 供用位元線10包含可於多平面記憶装置中之各記憶平面 間複製資訊之装置。每一共用位元線與每一記憶平面中— 特定行相對應。在記憶器運作之單一週期中，此〜對—之 通信，使多平面記憶器裝置内一記憶平面之列與另一記憶 WF 1 3
^031^3 A6 B6五、發明説明（） •平面中之列間能作段傅输。該段傅输_包棰自零位元以至列 整個長度之複製，其所複製位元-姐排列於二進位境界内， 其長度為二進位之倍數。 多平面記憶器裝置之毎一動態記憶平面哮實施五種作業 :ϋ里•累新，I變，1|!遷^及萼錄複製，下文之論述 係經由此等作業之每一項作業予Μ探索，以說明多平面記 憶器裝置之作業棋式，應參照附圖2 。 讀取作業有兩主要階段。第一階段係由列位址閂控信號 之確證開始，RAS使指定列位址之記憶單元列能予使相關 位元線上所儲存數值予閘控、與每一位元線相闞之一感測 放大器偵檢源起于選定記憶單元之布林（booUan)值並予 Μ保存供次一階段之用。第二階段係於行位址閂控之確證 開始。C AS使行位址所指定之感測放大器閛控其所儲存之 數值至資料输出供外部使用。第二階段結束時，儲存所有 感測放大器之數值皆予放大，閘控返回至相翮之各位元線 上及進入由RAS先前所選定之記憶單元列，其内涵初時受 到謓取作業擾亂之各記憶單元乃因此於謅取作業完成時再 生。 更新作業使各記憶單元之内涵再生，否則當受到動態記 憶單兀所固有之衰減過程所中斷。在更新期間，在選定列 中之各記憶單元係利用與讀取作業相同之過程重予寫錄， 除非行位址接通根本無須予以證實。内部定時及理輯將使 感測放大器接通而使記憶單元内涵再生，而不須閘控任何 數值至記憶平面資料输出端口上C. ....................................................»-..............................^..............................^ (請先閲讀背面之注意事項再琪寫本页) 甲4(210X 297公发） 2〇拟3 A6 ____B6 五、發明説明（） 寫錄作業係用以使新資料引入至記-憶乎面。寫錄作業之 第一階段與讀取作業之第一階段>§阇。·在寫錄作業之第二 階段中，由行位址所選定之行將使加·于其上之输入資料取 代儲存位元值之输入資料值。未選定之各疗則由感測放大 器予Μ再生，如同在謅取循環及更新循環中者。 儲存于多平面記億器中之各資料段可經由使一平面上之 謓取複製作業與另一或數個其他平面上之寫錄複製作業予 以配對方式於各記億平面間予以複製，實胞謅取複製之平 面或來源平面，在其作業第二階段時驅動共用位元線，同 時實施寫錄複製之平面或各平面，或目標平面，則接受來 自各共用位元線之新資訊。 謅取複製作業具有兩個階段與上述簡單讀取作業相同。 在讀取複製作業第一階段時，儲存于記憶單元列之資訊予 Κ閘控進入位元線上及由感測放大器予以保留。在第二階 段時，由行位址信號及範圍信號所選定之行係由電路25 , 依前文中所述之方法，從來源平面閘控至相對應之共用位 元線依此方式’一或數位元以、至所儲存資料值之整列可存 取至其他平面。此外’行位址無需由鲔圍信號予w檢核資 格Μ作讀取作業。只要有充分電源可用，所有位元線皆可 同時閘控至相對應之共用位元線上。與正在充實之共用位 元線相同’在所選定列内之各記憶單元皆必須$以再生c, 為完成複製作業，讀取複製作業必須與目標平面之一或 數個寫錄複製作業相配對。寫錄複製作業具有與上所述之 WF - 15 - 甲 4 (210X 297 公 "" ~' {請先聞請背面之注意事項再填寫本页) .装· •打· 4-. A6 __B6_ 五、發明説明（） 讀取作業相類Μ之第一階段。在寫錄複勢作業第二階段時 ，行位址及範圍信號選定目標平面之複製單元Μ使儲存數 值自共用位元線閘控至目標平面位元·線上。幾未經選定之 各行必須經由相關感測放大器驅動以使未寧製之任何位元 皆予以再生。 根據本發明之多平面記憶器装置亦可利用,靜態腹Jt s取 記憶器（RAM)予κ實現。SRAM之應用使由來源記憶平面一 記憶器列以上一次同時予以複製，此項能力，如圖1 B中 所示，係由於多列之共用位元線丨“申展于多平面記憶器裝 置之各記憶平面間。 - 圖5所示為使用于根據本發明之靜態隨機存取記憶平面 之記憶單元電路’此記憶單元與傳統SRAM記憶單元不相同 ,二_ 交互耦合電晶體51，52包含有用以儲存二進位數值之雙 穗態裝置，雷晶體5 3，5 4提供雙穩態電晶體對5 1 ’ 5 2之負 載。導電線路55，55，共同界定靜態記憶單元之位兀線’ 導體55經由通路電晶體56接受電晶體51之信號狀態，而導 體5 5，經由通路電晶體5 7接受電晶體5 2之信號狀態"施加 于導體55及55 ’之信號狀態必然彼此為理輯互補’而此兩 導體共同構成為用Μ存取記憶器内涵或靜態記槙單元狀能 之位元線。 列線路58接受來自列解碼器之列選擇信號，而列選擇係 施加于通路雷晶體5 6，5 7之相關閘極上。為此乃為有效以 響應于列選擇信號Μ使所選定列之靜態記憶簞冗記憶内谷 ..........(.........................................f..........................tr..............................................綠 (請先聞讀背面之注意事項再填寫本页) VF - 16 - 甲 4(210Χ 297公沒） ^ Ο 31^^ a6 _____B6 五、發明説明（） 胞加于其相對應位元行上。須予瞭解省P為，列線路58延 伸至該列之連績靜態記憶單元（圖未'示）_一如位元線55， 55’伸展至該行（圖未示）之連續靜態.記憶單元。 讀取放大器60係用以使共用位元線80，$0，充電至#存 于記憶單元中之狀態，而不擾亂所儲存之狀態。該放大器 本身係由電晶體61，62，63及64所界定。雙穩態電路之儲 存記憶内涵係經由信號線路65，66施加至讀取放大器電晶 體61- 64各閛掻上c.讀取放大器另包含電晶體67，68， 69及70，此等電晶體用以界定控制謅取放大器60作業之控 制結構，電晶體對67，68及鼋晶體對69，70界定相關「及 」閛，用以使放大器60接通。信號線路71，72使讀取放大 器60之輸出連接至共用位元線上，如下文所詳细論述者。 由電晶體7 3，7 4，7 5及7 6所姐成之寫錄鈒使共用位元線 導體δ0，80 ’能用以設定靜態記憶單元之量值。電晶體之 各對73，74及75，76界定相關之及閛用以于錄製及寫錄_ 人經確認時用Μ使雙穗態電路51 * 52之真實和互補端與相 關之用位元線導體80，80’相連接。另希望，有單一雙閘 通路電晶體可取代每一電晶體對。 複製之讀取及複製本之寫錄皆必須由如圖3中所示之列 及行解碼器之_出予Μ控制。此一工作可經由發送至全列 之複製線路信號内與相闞列解碼器输出相加而達成之。同 樣’發送至各單元行之謅取及寫錄線路必須與相關之行解 碼器输出相「加」在一起。 ......................................................象…·..........................^..............................0 (請先《讀背面之注意事項再填寫本頁) V F -17- 甲 4(210Χ 297公沒） ^031S3 Α6 Β6 五、發明說明（） 在不同記憶平面中具有相同列及行-索f丨之記憶單元’乃 可與相同之共用位元線相連接，龙共商位元線界定資料傳 输通路用K使對應記憶單元之記憶内·涵由一記憶平面至另 一平面。每次祗有一記悍平面驅動共用位孝皞，因此使用 多平面記憶器之裝置將如同動能記憶器之狀況一樣具有一 伸裁器。 根據本發明之多平面記憶器裝置之簧際實現’係以經由 每一記憶平面皆構成為一獨立裝置之方式為最容易達成c 於是各共用位元線乃構成為各獨立記憶平面間之外部資料 通路。此一實際具體實施例 <之尺寸大小須受接腳數目之限 制。 另一方式為，特別是在靜態記憶器裝置之實例中.，以接 腳數目限制而言’係由在同__ 一積體電路中使多記憶平面構 成為三次元装置之方式乃可實現重大優點：谁叠型SCRM層 揭示于1986笙IEEE雜誌中第435- 438頁。K Yamazaki等人 _- * * —- ........... 所撰“雙4 - K位元堆蠱S R A Μ之製造技術”為題之論文，該 論中所述之堆疊記憶器包含有摺叠于其本身之單一記憶平 面Μ減少晶體面積，而此記憶器並非如本發明之多平面記 憶器：然而確已說明其在同一積體電路結構中運作之垂直 S記憶單元。Y. Akasaka等人所撰載于Proc. IEEE第74卷 第12號（1 986年12月出版）中第1 703 - 1 7 1 4頁Μ “三次元之 積體電路趨勢”為題之論文中於第1709頁說明堆蠱之RAM 结構，而在1713頁中提出與複式處理器配合使用之多平面 記憶器；然而在論文中並未提出如何賁施此種記憶器電路 {請先聞讀背面之注意事項再填寫本页) •装· •訂· .綠. WF - 18 - 甲 4(210X 297公发） 03l：：3 A6 B6 五、發明説明（ 根據本發明之多平面記憶器在~並_複處理器裝置 項實際應用，諸如在本發明背景說明·中所述，見于 。複處理器電腦裝置90包括有獨立處理器91，92, 94。每一處理器係為謅取及寫錄而連接至本發明之 隨機存取記憶器裝置95上。不同處理器91- 94間之 有利成為整個裝置之裝置程式之一部份，或者可經 處理器運作中之某一特定應用程式而達成之。處理 9 4能使多平面記憶器9 5之相關記憶平面定址；又多 憶器能在相關記憶平面間複~製資料，其方式為上文 --·' - - - · - ,' 說明者 中之一 圖6 _中 93及 多平面 裁定可 由相關 器9卜 平面記 所詳细 (請先聞讀背面之注意事項再填寫本頁) •裝· .訂· •綠·
WF 19 甲 4(210Χ 297 公发）