TW202418589A

TW202418589A - 半導體裝置

Info

Publication number: TW202418589A
Application number: TW111140388A
Authority: TW
Inventors: 李文山; 李宗曄; 陳富信
Original assignee: 世界先進積體電路股份有限公司
Priority date: 2022-10-25
Filing date: 2022-10-25
Publication date: 2024-05-01
Also published as: TWI826067B

Abstract

一種半導體裝置，包括一基底，具有一第一導電類型；一磊晶層，形成於前述基底上，且磊晶層具有第一導電類型；一井區形成於磊晶層中且具有一第二導電類型；一絕緣柱體，在磊晶層中延伸；一第一摻雜區形成於磊晶層中且圍繞絕緣柱體的側壁；一第二摻雜區具有第二導電類型且位於第一摻雜區的下方更接近基底；以及一閘極結構，設置於前述絕緣柱體的一側且彼此相隔開來，且前述閘極結構延伸至前述磊晶層中。前述第一摻雜區具有第二導電類型，前述絕緣柱體係自前述第一摻雜區的頂部延伸貫穿前述第一摻雜區的底部且第一摻雜區與井區電性連接。

Description

半導體裝置

本發明是關於半導體裝置，特別是關於具有降低表面電場(reduced surface field；RESURF)結構的半導體裝置及其形成方法。

半導體產業持續地改善不同的電子組件之整合密度，藉由持續降低最小元件尺寸，讓更多組件能夠在給定的面積中整合。例如，被廣泛地應用在電力開關(power switch)元件之溝槽式閘極金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field effect transistor；MOSFET)，便是利用垂直結構的設計，以提升功能密度，其利用晶片之背面做為汲極，而於晶片之正面製作多個電晶體的源極以及閘極，因此驅動電流由平面方向的流動發展為垂直方向的流動，如此也可以使半導體裝置達到高耐壓。此外，目前還有發展出具有超接面結構的半導體裝置。可以提高磊晶漂移摻雜層的摻雜濃度，以降低具有垂直型溝槽式閘極以及/或超接面結構的半導體裝置的導通電阻。

傳統的超接面結構需要通過額外的多重磊晶技術(multi-epi technology)、多道的黃光以及多次的離子佈植相結合以完成製作，工序十分複雜。並且，進行多重的磊晶製程會導致製造成本增加、磊晶缺陷(epi defects)及黃光對位等問題。

本揭露的一些實施例提供一種半導體裝置，包括一基底，具有一第一導電類型；一磊晶層，形成於前述基底上，且前述磊晶層具有前述第一導電類型；一井區形成於前述磊晶層中且具有一第二導電類型；；一絕緣柱體(insulating pillar)，在磊晶層中延伸；至少一第一摻雜區形成於前述磊晶層中且圍繞前述絕緣柱體的側壁，前述至少一第一摻雜區具有第二導電類型，其中前述絕緣柱體係自前述第一摻雜區的一頂部延伸貫穿前述至少一第一摻雜區的一底部且前述第一摻雜區與前述井區電性連接；至少一第二摻雜區形成於前述磊晶層中並具有第二導電類型，且前述至少一第二摻雜區位於前述至少一第一摻雜區的下方更接近前述基底；以及一閘極結構，設置於前述絕緣柱體的一側且彼此相隔開來，且前述閘極結構延伸至前述磊晶層中。

本揭露的一些實施例還提供一種半導體裝置的形成方法，包括提供具有一第一導電類型的一基底；在前述基底上形成具有前述第一導電類型的一磊晶層；在前述磊晶層上形成一遮罩，前述遮罩具有一孔洞暴露出前述磊晶層的一頂表面；於前述遮罩上進行一第一離子佈植製程，以通過前述孔洞於前述磊晶層中形成至少一第一摻雜區，且前述至少一第一摻雜區具有一第二導電類型；去除一部分的前述磊晶層和一部分的前述摻雜區，以在前述磊晶層中形成一溝槽，前述溝槽的底表面係暴露出前述磊晶層；於前述遮罩上進行一第二離子佈植製程，以通過前述孔洞於前述磊晶層中形成一至少一第二摻雜區；在前述溝槽中填入一絕緣材料；以及在前述溝槽的一側形成一閘極結構，其中前述閘極結構延伸至前述磊晶層中，且閘極結構與前述摻雜區彼此相隔開來。

以下揭露提供了許多的實施例或範例，用於實施所提供的半導體裝置之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在不同的範例中重複參考數字及/或字母。如此重複是為了簡明和清楚，而非用以表示所討論的不同實施例之間的關係。

再者，在以下敘述中可使用空間上相關措辭，例如「在……之下」、「在……下方」、「下方的」、「在……上方」、「上方的」和其他類似的用語，以簡化一元件或部件與其他元件或其他部件之間如圖所示之關係的陳述。此空間相關措辭除了包含圖式所描繪之方向，還包含裝置在使用或操作中的不同方位。裝置可以朝其他方向定位(旋轉90度或在其他方向)，且在此使用的空間相關描述可依此相應地解讀。

以下描述實施例的一些變化。在不同圖式和說明的實施例中，相似的元件符號被用來標明相似的元件。可以理解的是，在方法的前、中、後可以提供額外的步驟，且一些敘述的步驟可為了該方法的其他實施例被取代或刪除。

本揭露內容的係提供了半導體裝置及其形成方法，於一實施例中製得包含有降低表面電場(reduced surface field；RESURF)結構的半導體裝置，以提高半導體裝置的崩潰電壓。RESURF結構也可以在維持崩潰電壓下增加磊晶飄移摻雜層的摻雜濃度，以降低導通電阻。再者，於一實施例所提出的半導體裝置的形成方法，製程相對簡易，不需要昂貴的製造成本。實施例的內容可應用於金屬氧化物半導體(metal-oxide-semiconductor；MOS)裝置，例如金屬氧化物半導體場效電晶體(MOS field effect transistor；MOSFET)。在以下的一些實施例中，是以溝槽式閘極(trench gate)金屬氧化物半導體場效電晶體做為半導體結構的示例說明。

第1~5圖是根據本揭露的一些實施例中，半導體裝置在各個中間製造階段的剖面示意圖。

參照第1圖，根據一些實施例，提供具有第一導電類型的一基底100。在一些實施例中，基底100可為一塊狀半導體基板，像是一半導體晶圓。例如，基底100為一矽晶圓。在一些實施例中，基底100可由矽或其他半導體材料製成，或者，基底100可包含其他元素半導體材料，例如鍺(Ge)。在一些實施例中，基底100可包括化合物半導體，例如碳化矽、氮化鎵。在一些實施例中，基底100可包括合金半導體，例如矽鍺、碳化矽鍺或其他合適的基底。在一些實施例中，基底100可由多層材料組成，例如矽/矽鍺、矽/碳化矽。在此一示例中，基底100例如是摻雜有第一導電類型的摻雜物的矽晶圓。在一垂直型溝槽式閘極金屬氧化物半導體場效電晶體(vertical trench-gate MOSFET)的應用中，具有第一導電類型的基底100可做為半導體裝置的汲極區域(drain region)。再者，在此示例中，第一導電類型為n型，但本揭露並不限定於此。在一些其他的示例中，第一導電類型也可以是p型。

在一些實施例中，進行一磊晶成長(epitaxial growth)製程，以在基底100上(例如頂表面100a上)形成一磊晶層102。基底100和磊晶層102具有相同的導電類型，例如第一導電類型。在此示例中，磊晶層102為n型。在一些實施例中，磊晶層102的摻雜濃度小於基底100的摻雜濃度。在一垂直型溝槽式閘極金屬氧化物半導體場效電晶體的應用中，具有第一導電類型的磊晶層102可做為半導體裝置的漂移區(drift region)。

在一些實施例中，可以通過金屬有機物化學氣相沉積(metal organic chemical vapor deposition；MOCVD)、電漿輔助化學氣相沉積(plasma-enhanced CVD；PECVD)、分子束磊晶(molecular beam epitaxy；MBE)、氫化物氣相磊晶(hydride vapour phase epitaxy；HVPE)、液相磊晶(liquid phase epitaxy；LPE)、氯化物氣相磊晶(Cl-VPE)、其他合適的製程方法或前述方法的組合，以進行上述的磊晶成長製程。

之後，在磊晶層中形成一降低表面電場(reduced surface field；RESURF)結構。根據本揭露的形成方法，可以使用簡單的工序製得對位良好、不會產生疊對偏移(overlay shift)的摻雜區，使製得的RESURF結構可以改善半導體裝置的電性表現，例如提高半導體裝置的崩潰電壓或是降低導通電阻(on-resistance)。

根據本揭露的一些實施例，可通過合適的微影圖案化製程以定義出RESURF結構的位置。如第1圖所示，根據一些實施例，在磊晶層102上方形成一遮罩104，且此遮罩104具有一孔洞105，此孔洞105暴露出磊晶層102的頂表面102a。在一些實施例中，此遮罩104是由光阻材料形成的一圖案化光阻。在一些其他的實施例中，此遮罩104的材料可以是由氧化物層和氮化物層所組成的一硬質遮罩(hard mask；HM)。

在以圖案化光阻做為遮罩104的一些實施例中，上述的微影圖案化製程包含光阻塗佈(例如，自旋塗佈)、軟烘烤、遮罩對準、曝光、曝光後烘烤、光阻顯影、清洗及乾燥(例如，硬烤)、其他合適的製程、或前述製程之組合。

之後，在磊晶層102中形成一個或多個摻雜區，且此些摻雜區與磊晶層102具有不同的導電類型。此一或多個摻雜區的位置係對應於遮罩104的孔洞105，例如位於孔洞105的正下方。在此示例中，係以形成兩個摻雜區為例作說明，但是本揭露並不以此為限制，也可以是一個、三個、或更多個摻雜區。

參照第2圖，根據一些實施例，在磊晶層102中形成摻雜區1110和摻雜區1120，且此些摻雜區具有與磊晶層102不同的導電類型，例如第二導電類型。在此示例中，摻雜區1110和摻雜區1120為p型。在一些實施例中，摻雜區1110和摻雜區1120的摻雜物可為硼(B)。在一些實施例中，摻雜區1110和摻雜區1120的摻雜濃度在大約1E16 atoms/cm ³至大約1E21 atoms/cm ³的範圍內。

在一些實施例中，在磊晶層102中形成的摻雜區1110和摻雜區1120是沿著遮罩104的孔洞105的一延伸方向(第一方向D1，例如Y方向)分佈和排列。再者，摻雜區1110和摻雜區1120可以彼此相距或是相互接觸。在一示例中，摻雜區1110和摻雜區1120之間係彼此相隔一距離。另外，在一些實施例中，離磊晶層102的頂表面102a最近的摻雜區(例如第2圖中所示的摻雜區1110)係與頂表面102a相隔開一距離。

在一些實施例中，於遮罩104上進行一離子佈植製程(ion implantation process)IP-1通過孔洞105於磊晶層102中形成摻雜區1110和摻雜區1120。例如，可通過全面性佈植(blanket implant)的方式在磊晶層102中形成摻雜區，此時遮罩104可做為一保護遮罩。可通過調整佈植能量或其他合適的方式，來控制在磊晶層102的不同深度中形成摻雜區。在一些示例中，以一較低的植入能量(implant energy)進行離子佈植而形成較淺位置的摻雜區1110，以一較高的植入能量進行離子佈植而形成較深位置的摻雜區1120。

參照第3圖，根據一些實施例，在完成上述離子佈植製程IP-1之後，可選擇性的進行一熱驅入(thermal drive-in)製程，以使摻雜區1110和摻雜區1120向四周擴散。在一些實施例中，擴散後的摻雜區1110E和摻雜區1120E在第二方向D2(例如X方向)上的臨界尺寸D _C係大於孔洞105在第二方向D2上的寬度W _H。在一些其他的實施例中，在尚未進行熱驅入製程時，離子佈植形成的摻雜區(例如第2圖所示的摻雜區1110和摻雜區1120)在第二方向D2上的臨界尺寸即大於孔洞105在第二方向D2上的寬度W _H。

參照第4圖，根據一些實施例，自孔洞105去除部分的磊晶層102、部分的摻雜區1110E和部分的摻雜區1120E，以在磊晶層102中形成溝槽(trench)107。在一些實施例中，此溝槽107對應於孔洞105的位置，並位於孔洞105的下方。所形成的溝槽107例如是接續孔洞105，且溝槽107與孔洞105彼此相連通。

在一些實施例中，溝槽107是貫穿擴散的摻雜區1110E和摻雜區1120E，並暴露出磊晶層102。具體而言，所形成的溝槽107自摻雜區1110E的頂部貫穿至摻雜區1110E的底部，並繼續延伸至下一個摻雜區1120E的頂部與貫穿至摻雜區1120E的底部。在一些實施例中，溝槽107係延伸至最下方的摻雜區之外，例如溝槽107突出於摻雜區1120E的底部，使後續形成的第二摻雜區12(例如摻雜區121、122)可以更深入磊晶層102而更接近基底100。因此溝槽107的底表面107b可停在磊晶層102中而暴露出磊晶層102。

在一些實施例中，在形成溝槽107以貫穿一個或多個摻雜區後，此一或多個摻雜區的留下部分則形成第一摻雜區(first doping region(s))11。在此示例中，在形成溝槽107後，摻雜區1110E和1120E的留下部分為摻雜區111和112，其做為第一摻雜區11，如第4圖所示。

在一些實施例中，可以經由遮罩104的孔洞105對磊晶層102進行一或多個蝕刻製程，以在磊晶層102中形成溝槽107。在一些實施例中，蝕刻製程包括一乾式蝕刻製程、一濕式蝕刻製程、一電漿蝕刻製程、一反應性離子蝕刻製程、其他合適的製程、或前述製程之組合。另外，可以理解的是，孔洞105和溝槽107的尺寸、形狀、以及位置僅為例示說明之用，並非用以限制本發明的實施例。

在一些實施例中，可以在形成溝槽107後，於溝槽107中填入一絕緣材料，以形成一絕緣件108(如第5圖所示)；此時半導體裝置的RESURF結構包含第一摻雜區11(亦即摻雜區111和摻雜區112)。在一些其他的實施例中，可以在形成溝槽107後，再利用溝槽107的底表面107b對磊晶層102的更內部進行佈植，以在磊晶層102中形成一個或多個具有第二導電類型(例如p型)的摻雜區，以做為第二摻雜區(second doping region)12；之後，再於溝槽107中填入絕緣材料。以下係例示實施例的第二摻雜區12的製作。

如第4圖所示，在一些實施例中，在形成溝槽107後，於遮罩104上進行另一離子佈植製程(ion implantation process)IP-2，通過溝槽107的底表面107b對磊晶層102的更內部進行佈植，以在磊晶層102中形成摻雜區，例如所例示(但不限制)的兩個摻雜區121和摻雜區122，以做為第二摻雜區12。因此，在此示例中，摻雜區121和摻雜區122又可稱為第二摻雜區12，其中第二摻雜區12形成在第一摻雜區11之下。摻雜區121和摻雜區122具有與第一摻雜區11相同的導電類型，例如第二導電類型。在此示例中，摻雜區121和摻雜區122為p型。在一些實施例中，摻雜區121和摻雜區122的摻雜濃度在大約1E16 atoms/cm ³至大約1E21 atoms/cm ³的範圍內。

再者，在一些實施例中，在後續完成半導體裝置之製作後，摻雜區11(例如摻雜區111和摻雜區112)是耦接至一電性接地(ground)，而摻雜區12(例如摻雜區121和摻雜區122)則具有浮置電位。當摻雜區11是耦接至一電性接地(ground)時, 其作用有如超接面(Super Junction)，可以有效增加磊晶層102之摻雜濃度與元件之崩潰電壓。而第二摻雜區12(例如摻雜區121和摻雜區122)則具有浮置電位，其目的之一為具有降低表面電場(RESURF)之功能。於一實施例中，摻雜區11之超接面與第二摻雜區12結合，進而降低漂移區電阻與增加崩潰電壓。

在一些實施例中，在磊晶層102中做為第二摻雜區12的摻雜區121和摻雜區122是沿著溝槽107的一延伸方向(例如第一方向D1)分佈和排列。再者，摻雜區121和摻雜區122可以彼此相距或是相互接觸。在此示例中，摻雜區121和摻雜區122之間係彼此相隔一距離。

另外，在一些實施例中，離溝槽107的底表面107b最近的第二摻雜區12(例如第4圖中所示的摻雜區121)是與底表面107b相隔開一距離，以使形成的第二摻雜區12(例如摻雜區121)更深入磊晶層102而更接近基底100。例如摻雜區121的最頂面與溝槽107的底表面107b相隔第一距離d1。在一些實施例中，離溝槽107的底表面107b最近的第二摻雜區12(例如摻雜區121)的最頂面與鄰近的第一摻雜區11(例如摻雜區112)的最底面相隔第二距離d2，其中第二距離d2可視電性需求(崩潰電壓、導通電阻)大於、等於、或小於第一距離d1。

在一些實施例中，可於遮罩104上進行全面性的離子佈植，以通過溝槽107而在磊晶層102中形成摻雜區121和摻雜區122，此時遮罩104仍可做為一保護遮罩。在一些示例中，可以使用一較低的植入能量(implant energy)進行離子佈植而形成磊晶層102中較淺位置的摻雜區121，使用一較高的植入能量進行離子佈植而形成磊晶層102中較深位置的摻雜區122。可通過調整佈植能量，來控制在磊晶層102的不同深度中形成摻雜區121和摻雜區122。

根據半導體裝置的電性需求，若需要在磊晶層102中朝向基底100的方向形成更多的摻雜區，則可以參照上述實施例所提出的製程，重複進行以下步驟，例如選擇性的進行熱驅入(thermal drive-in)製程(第3圖)，使摻雜區121和摻雜區122向四周擴散；之後，通過蝕刻而延伸溝槽107，使延伸的溝槽107貫穿擴散的摻雜區121和摻雜區122，此時被貫穿的摻雜區111、112、121和122都做為第一摻雜區11；之後，可進行又一離子佈植製程，通過延伸的溝槽107的底表面對下方的磊晶層102的更內部進行佈植而形成一或多個摻雜區，以做為第二摻雜區12。在一些實施例中，隨著溝槽107越往磊晶層102的內部延伸，在磊晶層102中的溝槽107所貫穿的第一摻雜區11的數量可能大於未貫穿的第二摻雜區12的數量，並且在磊晶層102中形成越多數量的摻雜區。

因此，根據本揭露提出的形成方式，可以通過簡單的工序(如溝槽107的形成和延伸以及通過溝槽107形成摻雜區)即可在磊晶層102的內部形成良好對位的多個摻雜區，無須通過如傳統方式重複地進行多道磊晶和多道佈植等工序繁雜的過程才能形成摻雜區。再者，越多道的製程也容易有雜質汙染風險而產生磊晶缺陷，而本揭露提出的形成方式則是一次形成磊晶層102，可以降低磊晶缺陷的風險。並且以傳統方式形成的摻雜區在上下對準時也會增加黃光的難度，摻雜區之間容易產生偏移，而本揭露提出的形成方式則是可以藉由在磊晶層102中溝槽107的延伸方向來控制摻雜區的形成位置，使其可更精準的對位。

參照第5圖，根據一些實施例，在形成摻雜區(例如第一摻雜區11、或第一摻雜區11和第二摻雜區12的組合)之後，於溝槽107中填入絕緣材料，以形成一絕緣件108。絕緣件108例如包括一種或多種絕緣物質。

具體而言，在一些實施例中，在形成摻雜區之後，去除遮罩104。然後，在磊晶層102上方形成一絕緣材料層(未示出)，其中絕緣材料層填滿溝槽107。接著，對絕緣材料層進行一平坦化製程，以去除在磊晶層102上方的絕緣材料層的部分，直到暴露出磊晶層102為止。之後，再進行一清潔製程(cleaning process)，例如使用氫氟酸(HF)，以清除平坦化製程後可能留下的殘餘物，例如將殘餘的化學機械研磨(chemical mechanical planarization；CMP)的研磨液(slurry)去除。

在一些實施例中，可通過灰化製程(ashing process)製程、濕式蝕刻製程(例如酸蝕)、或是其他可接受的製程，以將上述遮罩104去除。

在一些實施例中，上述絕緣材料層包含氧化物、或其他合適的絕緣材料所組成的一層或多層結構。例如，絕緣材料層可包括氧化矽；或是四乙氧基矽烷(tetraethoxy silane；TEOS)氧化物；或是磷矽玻璃(phospho-silicate glass；PSG)、硼矽酸玻璃(boro-silicate glass；BSG)、氟矽玻璃(fluorosilicate glass；FSG)、硼磷矽玻璃(boron-doped phospho-silicate glass；BPSG)、未摻雜的矽玻璃(undoped Silicate Glass；USG)的氧化物、其類似物質、或是前述材料的組合。並且可以通過任何合適的方法，例如化學氣相沉積(CVD)、電漿輔助化學氣相沉積法(PECVD)、流動式化學氣相沉積法(FCVD)、前述方法之組合、或是其他合適的方法，以沉積上述絕緣材料層。

在一些實施例中，對上述絕緣材料層進行的平坦化製程可包含一化學機械研磨(CMP)製程、一機械拋光製程、一蝕刻製程、其它合適的製程、或前述製程之組合。在此示例中，係以一化學機械研磨製程去除部分的絕緣材料層，並且暴露出磊晶層102的頂表面102a。在平坦化製程後，絕緣材料層的留下部分係填滿溝槽107，而形成貫穿第一摻雜區11的絕緣件108。絕緣件108的頂表面108a例如與磊晶層102的頂表面102a齊平。

再者，如第5圖所示，雖然上述是以兩個第一摻雜區11配置於絕緣件108的周圍和兩個第二摻雜區12配置於絕緣件108的下方，以做為一實施例之RESURF結構的說明，但是本揭露並不以此種配置方式為限制。第6A、6B、6C、6D、6E、6F、6G、6H、6I圖是根據本揭露的一些實施例中，多種不同RESURF結構的摻雜區配置的剖面示意圖。此些摻雜區配置方式僅為示例說明之用。

在一些實施例中，如第6A圖所示，RESURF結構包含一個摻雜區111做為第一摻雜區11，並配置於絕緣件108的周圍。

在一些實施例中，如第6B圖所示，RESURF結構包含兩個摻雜區111和摻雜區112做為第一摻雜區11，並配置於絕緣件108的周圍，其中摻雜區111和摻雜區112彼此相隔一間距。

在一些實施例中，如第6C圖所示，RESURF結構包含兩個摻雜區111和摻雜區112為第一摻雜區11並配置於絕緣件108的周圍。與第6B圖不同的是，第6C圖的摻雜區111和摻雜區112彼此連接。

在一些實施例中，如第6D圖所示，RESURF結構包含一個摻雜區111做為第一摻雜區11並配置於絕緣件108的周圍，以及一個摻雜區121做為第二摻雜區12配置於絕緣件108的下方，其中摻雜區121與絕緣件108相隔一間距。

在一些實施例中，如第6E圖所示，RESURF結構包含彼此相距的摻雜區111和摻雜區112做為第一摻雜區11並配置於絕緣件108的周圍，以及一個摻雜區121做為第二摻雜區12配置於絕緣件108的下方，其中摻雜區121與絕緣件108相隔一間距。

在一些實施例中，如第6F圖所示，RESURF結構包含一個摻雜區111做為第一摻雜區11並配置於絕緣件108的周圍，以及兩個彼此相距的摻雜區121和摻雜區122做為第二摻雜區12配置於絕緣件108的下方，其中摻雜區121與絕緣件108相隔一間距。

在一些實施例中，如第6G圖所示，RESURF結構包含兩個彼此相距的摻雜區111和摻雜區112做為第一摻雜區11並配置於絕緣件108的周圍，以及兩個彼此相距的摻雜區121和摻雜區122做為第二摻雜區12配置於絕緣件108的下方，其中摻雜區121與絕緣件108相隔一間距。

在一些實施例中，如第6H圖所示，RESURF結構包含類似第6G圖所示的摻雜區，除了第一摻雜區11的摻雜區111和摻雜區112彼此相連接，以及第二摻雜區12的摻雜區121和摻雜區122彼此相連接。

在一些實施例中，如第6I圖所示，RESURF結構包含四個彼此相距的摻雜區111、摻雜區112、摻雜區113和摻雜區114做為第一摻雜區11並配置於絕緣件108的周圍，以及兩個彼此相距的摻雜區121和摻雜區122做為第二摻雜區12配置於絕緣件108的下方，其中摻雜區121與絕緣件108相隔一間距。相較於上述第6A~6H圖，第6I圖的RESURF結構中，磊晶層102中分佈有更多的摻雜區，可以更增加降低表面電場區的深度，其中實施例的絕緣件108貫穿更多個做為第一摻雜區11的摻雜區。

根據本揭露的一些實施例，在形成摻雜區(例如一或多個第一摻雜區11、或者一或多個第一摻雜區11與一或多個第二摻雜區12的組合)以及絕緣件108之後，係進行半導體裝置的閘極結構的製作，其中閘極結構係形成於RESURF結構的一側。在以下的示例中，是以一分隔溝槽式閘極(split trench gate)結構做為一半導體裝置中的閘極結構而做相關說明。但本揭露並不限制於此，一些其他實施例也可以包含一般型的溝槽式閘極結構。第7~12圖是根據本揭露的一些實施例，形成一閘極結構的多個製造階段的剖面示意圖。

根據本揭露的一些實施例，可通過合適的微影圖案化製程以定義出閘極結構的位置。參照第7圖，根據一些實施例，在絕緣件108的一側的磊晶層102中形成一凹槽(recess)207。其中，凹槽207與絕緣件108在第二方向D2上相隔一距離。在一些示例中，在磊晶層102上方再形成一遮罩204，且此遮罩204具有開口205，此開口205暴露出磊晶層102的頂表面102a。

在一些實施例中，此遮罩204是由光阻材料形成的一圖案化光阻。在一些其他的實施例中，此遮罩204的材料可以是由氧化物層和氮化物層所組成的一硬質遮罩(hard mask；HM)。在以圖案化光阻做為遮罩204的一些示例中，上述的微影圖案化製程包含光阻塗佈(例如，自旋塗佈)、軟烘烤、遮罩對準、曝光、曝光後烘烤、光阻顯影、清洗及乾燥(例如，硬烤)、其他合適的製程、或前述製程之組合，以形成開口205。

根據一些實施例，如第7圖所示，在形成遮罩204之後，經由遮罩204的開口205去除部分的磊晶層102，以在磊晶層102中形成凹槽207。在一些實施例中，此凹槽207的位置對應於開口205，並位在開口205的下方。所形成的凹槽207例如是接續開口205且與開口205彼此相連通。在一些實施例中，凹槽207在磊晶層102中的深度(例如沿第一方向D1)可大於、小於或等於絕緣件108在磊晶層102中的深度(例如沿第一方向D1)。此示例中，絕緣件108的底表面108b是比凹槽207的底表面207b更接近基底100。

在一些實施例中，可以經由遮罩204的開口205對磊晶層102進行一或多個蝕刻製程，以在磊晶層102中形成凹槽207。在一些實施例中，蝕刻製程包括一乾式蝕刻製程、一濕式蝕刻製程、一電漿蝕刻製程、一反應性離子蝕刻製程、其他合適的製程、或前述製程之組合。另外，可以理解的是，開口205和凹槽207的尺寸、形狀、以及位置僅為例示說明之用，並非用以限制本發明的實施例。

根據一些實施例，在形成凹槽207之後，係去除遮罩204。可通過灰化製程(ashing process)製程、濕式蝕刻製程(例如酸蝕)、或是其他可接受的製程，以將上述遮罩204去除。在一些實施例中，去除遮罩204後，可以選擇性的進行一清潔製程，以清除殘留物。

之後，根據一些實施例，在凹槽207中形成一襯層(liner layer)，以及在凹槽207中的襯層上形成一閘極電極。在以下示例中，係以包含頂部閘極和底部閘極的一分隔溝槽式閘極電極為例作閘極結構的說明，但是本揭露並不限制於此。

參照第8圖，在一些實施例中，在凹槽207的側壁上和磊晶層102的頂表面102a上形成一遮蔽絕緣層(shield insulating layer)2110。在一些實施例中，遮蔽絕緣層2110可為氧化矽、氧化鍺、其它合適的半導體氧化物材料、或前述材料的組合。在一些示例中，可透過一氧化製程(oxidation procee)，以在凹槽207的側壁和底表面207b上以及在磊晶層102的頂表面102a和絕緣件108的頂表面108a上順應性的(conformably)形成遮蔽絕緣層2110。在一些實施例中，氧化製程可以是熱氧化法(thermal oxidation)、自由基氧化法(radical oxidation)、或是其他合適的製程。

在一些實施例中，可以選擇性的對遮蔽絕緣層2110進行一熱製程，以增加遮蔽絕緣層2110的緻密度。在一些實施例中，前述的熱製程可以是快速熱退火(rapid thermal annealing；RTA)製程。

之後，參照第9圖，根據本揭露的一些實施例，在凹槽207的下方部分(lower portion)207 _L中形成一底部閘極(bottom gate)212。其中，底部閘極212位於遮蔽絕緣層2110上，並且底部閘極212的頂表面212a係低於磊晶層102的頂表面102a。在一些實施例中，底部閘極212可以是單層或多層結構，且由非晶矽、多晶矽、或前述材料之組合所形成。底部閘極212與磊晶層102之間係以遮蔽絕緣層2110分隔開。

依據一些實施例，可通過一沉積製程，將一第一閘極電極材料(未示出)沉積於遮蔽絕緣層2110上，且第一閘極電極材料填滿凹槽207中遮蔽絕緣層2110以外的空間。並且可以選擇性的對第一閘極電極材料進行一熱製程，例如一退火製程。接著，去除部分的第一閘極電極材料，以形成如第9圖所示的底部閘極212。

在一些示例中，上述沉積製程可為物理氣相沉積(physical vapor deposition；PVD)製程、化學氣相沉積(CVD)製程、其他合適的製程、或是前述製程之組合。

在一些示例中，上述去除部分的第一閘極電極材料的步驟可以(但不限於)包含：首先以一平坦化製程去除第一閘極電極材料的過量部分，例如位於磊晶層102的頂表面102a上方的第一閘極電極材料的部分，以暴露出遮蔽絕緣層2110。上述平坦化製程例如是一化學機械研磨(CMP)製程、一機械拋光製程、一蝕刻製程、其它合適的製程、或前述製程之組合。之後，對第一閘極電極材料在凹槽207中的部份進行回蝕刻，以使第一閘極電極材料下凹至一特定的深度，以在凹槽207中形成底部閘極212。在一些示例中，回蝕刻後，第一閘極電極材料的留下部分(亦即，底部閘極212)的頂表面212a除了低於磊晶層102的頂表面102a，還可低於最接近磊晶層102之頂表面102a的第一摻雜區11(例如摻雜區111)的最頂部。

在一些實施例中，底部閘極212可以選擇性的包含第二導電類型的摻雜物。在此示例中，第二導電類型是p型。在一些實施例中，底部閘極212的摻雜物可為二氟化硼(BF ₂)或其他合適的。根據本揭露一些實施例，分隔溝槽式閘極結構的底部閘極212除了可以減少閘極-汲極電容(Cgd)，以改善半導體裝置的開關特性，其具有第二導電類型的底部閘極212也可以進一步加強降低表面電場(RESURF)的效果。

之後，參照第10圖，根據一些實施例，去除遮蔽絕緣層2110的上方部分。遮蔽絕緣層2110的留下部分則形成一絕緣層211位於凹槽207的下方部分207 _L的側壁和底面上。可以通過一蝕刻製程以去除遮蔽絕緣層2110的上方部分。在一些實施例中，前述的蝕刻製程可以是乾式蝕刻製程、濕式蝕刻製程、電漿蝕刻製程、反應性離子蝕刻製程、其他合適的製程、或前述製程的組合。

在一些實施例中，在去除遮蔽絕緣層2110的上方部分之後，絕緣層211的頂表面211a高於(未示出)底部閘極212的頂表面212a。在一些其他的實施例中，在去除遮蔽絕緣層2110的上方部分之後，絕緣層211的頂表面211a低於底部閘極212的頂表面212a。在一些其他的實施例中，在去除遮蔽絕緣層2110的上方部分之後，絕緣層211的頂表面211a與底部閘極212的頂表面212a大致上共平面。如第10圖所示，絕緣層211的頂表面211a大致上與底部閘極212的頂表面212a共平面，且有輕微凹陷(dishing)現象。

然後，參照第11圖，根據一些實施例，在磊晶層102、絕緣層211和底部閘極212上形成一介電層(dielectric layer)213。介電層213可做為後續形成的頂部電極216(第12圖)的一閘極介電層(gate dielectric layer)。

在一些實施例中，介電層213從磊晶層102的頂表面102a延伸至凹槽207中的上方部分207 _U，並覆蓋絕緣層211的頂表面211a以及底部閘極212的頂表面212a。在本實施例中，介電層213並未填滿凹槽207。也就是說，在形成介電層213之後，在凹槽207中的介電層213上具有一空間。再者，在一些實施例中，在凹槽207的上方部分207 _U的側壁上的介電層213，其厚度小於在凹槽207的下方部分207 _L的側壁上的絕緣層211的厚度。

在一些實施例中，介電層213可為氧化矽、氧化鉿、氧化鋯、氧化鋁、二氧化鋁鉿合金、二氧化矽鉿、氮氧化矽鉿、氧化鉭鉿、氧化鈦鉿、氧化鋯鉿、其它合適的高介電常數(high-k)之介電材料、或前述材料的組合。在一些實施例中，介電層213的材料不同於下方的絕緣層211的材料。在一些其他實施例中，介電層213的材料相同於絕緣層211的材料。

在一些實施例中，可通過一沉積製程在磊晶層102、絕緣層211和底部閘極212上形成介電層213，前述沉積製程例如是一順應性沉積製程(conformal deposition process)，且可以是一物理氣相沉積(PVD)製程、一化學氣相沉積(CVD)製程、原子層沉積(ALD)製程、其他合適的沉積製程、或前述製程之組合。

再者，根據一些實施例，在形成介電層213時，底部閘極212也會氧化，而在底部閘極212的上方形成較厚的絕緣部(insulating portion)214。絕緣部214例如包含絕緣氧化物(isolation oxide)。在後續形成頂部電極216(第12圖)之後，此絕緣部214是位於底部閘極212和頂部閘極216之間，可以做為電性隔絕底部閘極212和頂部閘極216之用。

之後，參照第12圖，根據一些實施例，在凹槽207的上方部分(upper portion)207 _U中形成一頂部閘極(top gate)216。其中，頂部閘極216位於介電層213上，並與下方的底部閘極212以絕緣部214相隔開來。在一些實施例中，頂部閘極216的頂表面216a係與介電層213的頂表面213a共平面。頂部閘極216可以是單層或多層結構。

在一些實施例中，頂部閘極216由非晶矽、多晶矽、一或多種金屬、金屬氮化物、金屬矽化物、導電金屬氧化物、或前述材料之組合所形成。在一些示例中，上述金屬可包括但不限於鉬(Mo)、鎢(W)、鈦(Ti)、鉭(Ta)、鉑(Pt)或鉿(Hf)。上述金屬氮化物可包括但不限於氮化鉬(MoN)、氮化鎢(WN)、氮化鈦(TiN)以及氮化鉭(TaN)。上述金屬矽化物可包括但不限於矽化鎢(WSi _x)。上述導電金屬氧化物可包括但不限於釕金屬氧化物(RuO ₂)以及銦錫金屬氧化物(indium tin oxide，ITO)。再者，在一些實施例中，頂部閘極216可以選擇性的包含具有第二導電類型的摻雜物。在此示例中，第二導電類型是p型。

依據一些實施例，可通過一沉積製程，將一第二閘極電極材料(未示出)沉積於介電層213上，且第二閘極電極材料填滿凹槽207的上方部分207 _U中介電層213以外的空間。並且可以選擇性的對第二閘極電極材料進行一熱製程，例如一退火製程。接著，去除部分的第二閘極電極材料，以形成如第12圖所示的頂部閘極216。在一些實施例中，用來製作頂部閘極216的第二閘極電極材料是與用來製作底部閘極212的第一閘極電極材料相同。在一些其他的實施例中，用來製作頂部閘極216的第二閘極電極材料是不同於用來製作底部閘極212的第一閘極電極材料。

在一些示例中，上述沉積製程可為物理氣相沉積(PVD)製程、化學氣相沉積(CVD)製程、其他合適的製程、或是前述製程之組合。

在一些示例中，上述去除部分的第二閘極電極材料的步驟可以(但不限於)包含：首先以一平坦化製程去除第二閘極電極材料的過量部分，例如在磊晶層102的頂表面102a之上且位於介電層213上方的第二閘極電極材料的部分，以暴露出介電層213。上述平坦化製程例如是一化學機械研磨(CMP)製程、一機械拋光製程、一蝕刻製程、其它合適的製程、或前述製程之組合。在平坦化製程之後，頂部閘極216的頂表面216a例如與介電層213的頂表面213a大致上共平面。

根據一些示例，上述絕緣層211和介電層213係共同形成凹槽207中的一襯層(liner)21L，上述底部閘極(bottom gate)212和頂部閘極(top gate)216共同形成閘極21G。此示例的一閘極結構21則包含襯層21L、絕緣部214和閘極21G。但本揭露並不以此示例結構為限。

根據本揭露的一些實施例，通過在頂部閘極216的下方設置底部閘極212，可以消除傳統超接面溝槽金屬氧化物半導體場效電晶體的凹槽底部的閘極-汲極電容(Cgd)，有效降低閘極-汲極電荷(Qgd)，以改善半導體裝置的開關特性。但是本揭露並不以此分隔溝槽式閘極結構為限，半導體裝置也可以包含一般型的溝槽式閘極結構。

之後，參照第13圖，根據一些實施例，形成一井區222於磊晶層102中，且此井區222具有與磊晶層102不同的導電類型，例如第二導電類型，在此示例中，井區222為p型(又可稱p型基體區域(p-body region))。再者，井區222與摻雜區111、112、121和122的導電類型相同。在一些實施例中，井區222的摻雜濃度小於摻雜區111、112、121和122的摻雜濃度。在一些實施例中，井區222的摻雜濃度在大約1E16 atoms/cm ³至大約1E18 atoms/cm ³的範圍之間。根據一些實施例，此井區222可做為一半導體裝置的通道區。

在一些實施例中，可通過一離子佈植製程，以在磊晶層102中形成井區222。其中，此井區222是自磊晶層102的頂表面102a向下延伸至磊晶層102中。如第13圖所示，在一些示例中，井區222的底表面222b係高於底部閘極212的頂表面212a。再者，在一些實施例中，井區222是圍繞閘極結構的頂部電極216以及圍繞絕緣件108。在一些示例中，井區222係直接接觸絕緣件108的側壁以及直接接觸閘極結構的頂部電極216。在一些示例中，摻雜區111、112、121和122係位於井區222之外。

接著，再參照第13圖，根據一些實施例，在井區222中形成一重摻雜區(heavily doped region)224，且此重摻雜區224具有與磊晶層102相同的導電類型，例如第一導電類型。在此示例中，重摻雜區224為n型。在一些實施例中，重摻雜區224的摻雜濃度是大於磊晶層102的摻雜濃度。在一些實施例中，基板100與重摻雜區224的摻雜濃度在大約1E19 atoms/cm ³至大約1E21 atoms/cm ³的範圍之間。在一些實施例中，磊晶層102的摻雜濃度約為1E18 atoms/cm ³至大約1E18 atoms/cm ³的範圍之間。根據一些實施例，此重摻雜區224可做為一半導體裝置的源極區域(source region)。

在一些實施例中，可進行另一離子佈植製程，以摻雜磊晶層102的頂表面102a，而在井區222中形成重摻雜區224。因此重摻雜區224係自磊晶層102的頂表面102a向下延伸至井區222中。如第13圖所示，在一些示例中，重摻雜區224的底表面224b高於井區222的底表面222b，也高於最接近磊晶層102的頂表面102a的第一摻雜區11(例如摻雜區111)的頂部。再者，在一些實施例中，重摻雜區224是圍繞閘極結構的頂部電極216以及圍繞絕緣件108。在一些示例中，重摻雜區224係直接接觸絕緣件108的側壁以及直接接觸閘極結構的頂部電極216。

根據一些實施例，在完成如上述的一或多個摻雜區(例如摻雜區111、112、121和122)、絕緣件108、閘極結構21、井區222和重摻雜區224之後，係形成接觸插塞236(第16圖)以與井區222和重摻雜區224電性連接。第14~16圖是根據本揭露的一些實施例，形成一接觸插塞的多個製造階段的剖面示意圖。

參照第14圖，根據一些實施例，在重摻雜區224的上方形成一層間介電(interlayered dielectric layer；ILD)層231，且層間介電層231具有接觸孔(contact hole)232，以暴露出重摻雜區224、井區222以及絕緣柱體(insulating pillar)308。

在一些實施例中，層間介電層231可以是氧化矽、或其它合適的低介電常數(low-k)介電材料、或前述材料的組合。在一些實施例中，層間介電層231的材料不同於介電層213的材料。在一些其他的實施例中，層間介電層231的材料相同於介電層213的材料。

依據一些實施例，可以通過一沉積製程、一微影圖案化製程及蝕刻製程，以形成具有接觸孔232的層間介電層231。在一示例中，首先在重摻雜區224上方的介電層213、頂部電極216和絕緣件108上沉積並覆蓋一層間介電材料(未示出)。接著，例如以一個或多個蝕刻製程，以去除一部分的層間介電材料、一部分的重摻雜區224、一部分的井區222以及一部分的絕緣件308，而形成接觸孔232。

在一些實施例中，上述沉積製程可為物理氣相沉積(PVD)製程、化學氣相沉積(CVD)製程、其他合適的製程、或前述之組合。在一些實施例中，上述微影圖案化製程包含光阻塗佈(例如，旋轉塗佈)、軟烘烤、遮罩對準、曝光、曝光後烘烤、光阻顯影、清洗及乾燥(例如，硬烘烤)、其他合適的製程、或前述製程之組合。在一些實施例中，上述蝕刻製程可為乾式蝕刻製程、濕式蝕刻製程、電漿蝕刻製程、反應性離子蝕刻製程、其他合適的製程、或前述製程的組合。

根據本揭露的一些實施例的半導體裝置，形成接觸孔232後，絕緣件108的留下部分是形成實施例的RESURF結構的絕緣柱體(insulating pillar)308。在一些示例中，接觸孔232係穿過重摻雜區224和井區222，並移除絕緣件108的一部分。因此，接觸孔232暴露出重摻雜區224、井區222以及絕緣柱體308的頂表面308a。

在一些實施例中，絕緣柱體308的頂表面308a係低於閘極結構21的頂表面21a(例如頂部閘極216的頂表面216a)。在一些實施例中，絕緣柱體308的頂表面308a係低於重摻雜區224的頂表面224a。再者，在一些實施例中，絕緣柱體308的頂表面308a係低於井區222的頂表面222a。因此，如第14圖所示，重摻雜區224接觸閘極結構21，例如接觸頂部閘極216，但是不接觸絕緣柱體308。

之後，參照第15圖，根據一些實施例，可以在井區222中形成另一重摻雜區234。此重摻雜區234具有與井區222相同的導電類型，例如第二導電類型。在此示例中，重摻雜區234為p型。在一些實施例中，重摻雜區(例如p+區)234的摻雜濃度是大於井區222的摻雜濃度。在一些實施例中，重摻雜區234的摻雜濃度是在大約1E18 atoms/cm ³至大約1E21 atoms/cm ³的範圍之間。

在一些實施例中，可通過接觸孔232的側壁的一部分進行一離子佈植製程，以在井區222中形成重摻雜區234。重摻雜區234例如是自井區222和重摻雜區224的一交界面向下延伸。在一些實施例中，重摻雜區234係圍繞接觸孔232的外圍。再者，在此示例中，重摻雜區234不與絕緣柱體308接觸。具體而言，重摻雜區234的底表面234b與絕緣柱體308的頂表面308a之間相隔一距離。根據一些實施例的半導體裝置，此重摻雜區234的設置可以使後續形成的接觸插塞236和井區222形成良好的歐姆接觸(ohmic contact)。

之後，參照第16圖，根據一些實施例，在接觸孔232中形成接觸插塞(contact plug)236，其中接觸插塞236位於絕緣柱體308上並直接接觸絕緣柱體308。此示例中，絕緣柱體308的頂表面308a是被接觸插塞236完全地覆蓋。再者，根據一些實施例，接觸插塞236與井區222電性連接。此示例中，接觸插塞236和井區222通過重摻雜區234而更良好的電性連接。再者，根據一些實施例，接觸插塞236與閘極結構21彼此相隔開來；例如，接觸插塞236與頂部閘極216在橫向(例如第二方向D2)上是相隔一間距。

在一些實施例中，接觸插塞236包括接觸阻障層(contact barrier layer)2361和接觸導電層(contact conductive layer)2363。接觸阻障層2361形成於接觸孔232的側壁和底部而為一阻障襯層(barrier liner)，接觸導電層2363則填滿接觸孔232中剩餘的空間。在此示例中，如第16圖所示，接觸阻障層2361覆蓋層間介電層231的頂表面231a，接觸導電層2363的頂表面2363a(接觸插塞236的頂表面236a)係與層間介電層231的頂表面231a共平面。

在一些示例中，可通過沉積製程以於層間介電層231上形成一阻障材料(未示出)，且阻障材料順應性的沉積(conformably deposited)於接觸孔232中；再於阻障材料層的上方沉積一導電材料(未示出)，且導電材料填滿接觸孔232中剩餘的空間。接著，去除(例如蝕刻)層間介電層231上方的導電材料和阻障材料的過量部分，以在接觸孔232中形成接觸阻障層2361和接觸導電層2363。

在一些實施例中，接觸阻障層2361的材料可包括鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭 (TaN)、鈷(Co)、鈷鎢磷化物(CoWP)、釕(Ru)、三氧化二鋁(Al ₂O ₃)、氧化鎂(MgO)、氮化鋁(AlN)、五氧化二鉭(Ta ₂O ₅)、二氧化矽(SiO ₂)、二氧化鉿(HfO ₂)、二氧化鋯(ZrO ₂)、氟化鎂(MgF ₂)、氟化鈣(CaF ₂)、其他合適的阻障材料、或是前述材料之組合。在一些實施例中，可藉由化學氣相沉積(CVD)製程、原子層沉積(ALD)製程、物理氣相沉積(PVD)製程、其他合適的製程、或前述製程之組合而形成接觸阻障層2361。

在一些實施例中，接觸導電層2363可以是一層或多層結構，其導電材料可以包括鎢(W)、鋁(Al)、銅(Cu)、鈦(Ti)、鉭(Ta)、氮化鈦(titanium nitride；TiN)、氮化鉭(tantalum nitride；TaN)、矽化鎳(nickel silicide；NiSi)、矽化鈷(cobalt silicide；CoSi)、碳化鉭(tantulum carbide；TaC)、矽氮化鉭(tantulum silicide nitride；TaSiN)、碳氮化鉭(tantalum carbide nitride；TaCN)、鋁化鈦(titanium aluminide；TiAl)，鋁氮化鈦(titanium aluminide nitride；TiAlN)、其他合適的金屬、或前述材料之組合。再者，在一些實施例中，可藉由化學氣相沉積製程、原子層沉積製程、物理氣相沉積製程、其他合適的製程、或前述製程之組合而形成此導電材料。

之後，根據一些實施例，在形成接觸插塞236後，係於層間介電層231和接觸插塞236的上方形成一金屬層238。金屬層238覆蓋接觸插塞236，並與接觸插塞236物理性和電性接觸，因此金屬層238通過接觸插塞236而與重摻雜區224、重摻雜區234和井區222電性連接。

根據一些實施例，此金屬層238可做為一半導體裝置的頂部金屬，以與做為源極區域的重摻雜區224電性連接，因此又可稱為源極金屬層(source metal layer)。另外，在一些實施例中，半導體裝置的底部閘極212亦可經由其他內連線(未示出)而電性連接至金屬層238。

在一些實施例中，金屬層238可包含銅、銀、金、鋁、鎢、其他合適的金屬材料、或前述材料之組合。在一些實施例中，金屬層238的材料相同於接觸插塞236的材料。在一些其他實施例中，金屬層238的材料不同於接觸插塞236的材料。依據一些實施例，可透過沉積製程在接觸插塞236上形成金屬層238。在一些實施例中，沉積製程可為物理氣相沉積製程、化學氣相沉積製程、其他合適的製程或前述之組合。在一些實施例中，在形成金屬層238之後，完成一半導體裝置的製程。

綜合上述，根據本揭露一些實施例所提出的半導體裝置及其形成方法，可製得包含有降低表面電場(reduced surface field；RESURF)結構的半導體裝置，以提高半導體裝置的崩潰電壓，或者可以在維持崩潰電壓的情況下增加磊晶飄移摻雜層的摻雜濃度以降低導通電阻。再者，根據一些實施例，RESURF結構(例如包含絕緣柱體308、第一摻雜區11、或是第一摻雜區11和第二摻雜區12的組合)是位於連接源極區域(重摻雜區224)的接觸插塞236的底部下方，因此半導體裝置中所形成的RESURF結構不會佔用橫向(例如沿第二方向D2)的磊晶層102的額外空間，因此毋須增加半導體裝置的橫向尺寸。

再者，相較於製作傳統的具有超接面結構的半導體裝置需要額外的多重磊晶技術、多道的黃光以及多次的離子佈植相結合的複雜工序，實施例所提出的半導體裝置的形成方法，製程相對簡易，不需要昂貴的製造成本(例如昂貴的磊晶成本)，也不容易有傳統製程中所產生的磊晶缺陷，並且可以通過持續延伸的溝槽107往磊晶層102的更內部形成多個摻雜區，而更增加降低表面電場區的深度，進而提高半導體裝置的崩潰電壓，亦即改善半導體裝置的耐壓能力。再者，實施例所提出的半導體裝置的形成方法，通過簡單的工序(例如溝槽的形成、溝槽的延伸以及通過溝槽進行離子佈植而形成摻雜區)，即可使RESURF結構中所包括的多個摻雜區可以準確對位，使半導體裝置具有穩定的電性表現。

100:基底 102:磊晶層 104,204:遮罩 105:孔洞 107:溝槽 108:絕緣件 11:第一摻雜區 12:第二摻雜區 1110,1110E,1120,1120E,111,112,113,114,121,122:摻雜區 102a,108a,211a,212a,213a,216a,21a,222a,224a,231a,236a,2363a,308a:頂表面 107b,108b,207b,222b,224b,234b,308b:底表面 205:開口 207:凹槽 207 _L:凹槽的下方部分 207 _U:凹槽的上方部分 2110:遮蔽絕緣層 211:絕緣層 212:底部閘極 213:介電層 214:絕緣部 216:頂部電極 21:閘極結構 21L:襯層 21G:閘極 222:井區 224,234:重摻雜區 231:層間介電層 232:接觸孔 236:接觸插塞 2361:接觸阻障層 2363:接觸導電層 238:金屬層 308:絕緣柱體 IP-1,IP-2:離子佈植製程 D _C:尺寸 W _H:寬度 d1:第一距離 d2:第二距離 D1:第一方向 D2:第二方向

第1、2、3、4、5圖是根據本揭露的一些實施例，半導體裝置在各個中間製造階段的剖面示意圖。第6A、6B、6C、6D、6E、6F、6G、6H、6I圖是根據本揭露的一些實施例，多種不同RESURF結構的摻雜區配置的剖面示意圖。第7、8、9、10、11、12圖是根據本揭露的一些實施例，形成一閘極結構的多個製造階段的剖面示意圖。第13圖是根據本揭露的一些實施例，形成井區和源極重摻雜區的剖面示意圖。第14、15、16圖是根據本揭露的一些實施例，形成一接觸插塞的多個製造階段的剖面示意圖。

100:基底

102:磊晶層

108:絕緣件

11:第一摻雜區

12:第二摻雜區

111,112,121,122:摻雜區

100a,102a,212a,213a,216a:頂表面

108b:底表面

211:絕緣層

212:底部閘極

213:介電層

214:絕緣部

216:頂部電極

21:閘極結構

21L:襯層

21G:閘極

D1:第一方向

D2:第二方向

Claims

一種半導體裝置，包括：一基底，具有一第一導電類型；一磊晶層，形成於該基底上，且該磊晶層具有該第一導電類型；一井區，形成於該磊晶層中，且該井區具有一第二導電類型；一絕緣柱體，在該磊晶層中延伸；至少一第一摻雜區形成於該磊晶層中且圍繞該絕緣柱體的側壁，該至少第一摻雜區具有該第二導電類型；其中該絕緣柱體係自該至少一第一摻雜區的一頂部延伸貫穿該至少一第一摻雜區的一底部且該第一摻雜區與該井區電性連接；至少一第二摻雜區具有該第二導電類型，且該至少一第二摻雜區位於該至少一第一摻雜區的下方更接近該基底；以及一閘極結構，設置於該絕緣柱體的一側且延伸至該磊晶層中，且該閘極結構與該絕緣柱體彼此相隔開來。
如請求項1之半導體裝置，其中該至少一摻雜區為複數個，且該絕緣柱體係依序貫穿該些第一摻雜區。
如請求項2之半導體裝置，其中該些第一摻雜區分別圍繞該絕緣柱體的該側壁，並與該絕緣柱體的該側壁接觸。
如請求項2之半導體裝置，其中該些第一摻雜區係彼此相接觸。
如請求項1之半導體裝置，其中該至少一第一摻雜區耦接至一電性接地。
如請求項1之半導體裝置，其中該至少一第二摻雜區具有浮置電位。
如請求項1之半導體裝置，其中該絕緣柱體的一底表面係突出於該至少一第一摻雜區的該底部。
如請求項1之半導體裝置，其中該絕緣柱體的一頂表面係低於該閘極結構的一頂表面。
如請求項1之半導體裝置，其中該至少一第二摻雜區的最頂面與該絕緣柱體的一底表面相隔一第一距離，該至少一第二摻雜區的該最頂面與鄰近的該至少一第一摻雜區的最底面相隔一第二距離，該第二距離大於該第一距離。
如請求項1之半導體裝置，其中該至少一第二摻雜區的一最底部比起該閘極結構的一最底部還更接近該基底。
如請求項1之半導體裝置，其中該至少一第二摻雜區為複數個；其中該絕緣柱體不接觸該些第二摻雜區，該些第二摻雜區沿著該絕緣柱體的一延伸方向而排列。
如請求項1之半導體裝置，其中該井區自該磊晶層的該頂表面延伸至該磊晶層中，該井區接觸該絕緣柱體的該側壁以及接觸該閘極結構。
如請求項12之半導體裝置，其中該絕緣柱體的一頂表面係低於該井區的一頂表面。
如請求項12之半導體裝置，還包括：一重摻雜區，形成於該井區中並自該磊晶層的該頂表面延伸至該磊晶層中，且該重摻雜區具有該第一導電類型；其中該重摻雜區接觸該閘極結構，但是不接觸該絕緣柱體。
如請求項12之半導體裝置，還包括：一接觸插塞(contact plug)，位於該絕緣柱體上並與該井區電性連接；其中該接觸插塞直接接觸該絕緣柱體，但與該閘極結構彼此相隔開。