TW202410304A - 交錯間距堆疊之垂直傳輸場效電晶體 - Google Patents

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Abstract

本發明提供一種形成半導體結構之方法，該半導體結構由一下部半導體層中之第一複數個垂直傳輸場效電晶體及一上部半導體層中之第二複數個垂直傳輸場效電晶體組成。該第二複數個垂直傳輸場效電晶體自該第一複數個垂直傳輸場效電晶體水平地偏移達一水平距離，該水平距離為一半之同一半導體層中之鄰近垂直傳輸場效電晶體之間的一接觸閘極間距。

Description

交錯間距堆疊之垂直傳輸場效電晶體
本發明大體上係關於半導體裝置技術之領域，且更特定而言，係關於形成於不同半導體裝置層中之垂直傳輸場效電晶體，且更特定而言，係關於不同半導體層上具有一半閘極接點間距之鄰近垂直傳輸場效電晶體。
隨著提高半導體晶片效能之持續壓力，同時維持類似半導體晶片大小驅動各半導體晶片中之更多功能及更多半導體裝置，正在探究各種途徑以在不影響晶圓利用率之情況下提供更多半導體晶片功能性。每晶片提供更多半導體晶片功能性及更多半導體裝置之一種途徑為堆疊半導體邏輯裝置。垂直堆疊半導體裝置已成為普遍發生的實踐，尤其在記憶體裝置中，以在半導體裝置更靠近在一起時提供更好的半導體裝置功能性且提供改良之晶圓利用率。將具有一個高效能半導體邏輯裝置之半導體邏輯裝置直接垂直地堆疊於另一半導體邏輯裝置上方的新興實踐可改良半導體晶片效能且提供有效的晶圓利用率。
本發明之實施例揭示一種半導體結構，其具有在下部半導體層中之第一複數個垂直傳輸場效電晶體及在上部半導體層中之第二複數個垂直傳輸場效電晶體，其中第二複數個垂直傳輸場效電晶體中之各者自第一複數個垂直傳輸場效電晶體中之至少一者水平地偏移達水平距離，該水平距離為一半之同一半導體層中之鄰近電晶體之間的接觸閘極間距。本發明之實施例揭示一種半導體結構，其中上部半導體層中之第二複數個垂直傳輸場效電晶體中的鄰近電晶體各水平地隔開接觸閘極間距。本發明之實施例提供將下部半導體層中之垂直傳輸場效電晶體連接至上部半導體層中之垂直傳輸場效電晶體上方之互連佈線的直的垂直接點。在下部半導體層中提供直的垂直閘極接點導致下部半導體層中之第一垂直傳輸場效電晶體具有較好電效能，且提供在不需要側向蝕刻製程之情況下形成直的垂直閘極接點之較簡單製造製程。另外，本發明之實施例提供一種半導體結構，其中第一垂直傳輸場效電晶體具有主動閘極上閘極接點(COAG)，其可減小電晶體之單元面積。
本發明之實施例揭示一種半導體結構，其包括在下部半導體層中之第一垂直傳輸場效電晶體及在上部半導體層中之第二垂直傳輸場效電晶體，其中上部半導體層中之第二垂直傳輸場效電晶體自下部半導體層中之第一垂直傳輸場效電晶體水平地偏移達一半之接觸閘極間距。本發明之實施例提供將下部半導體層中之垂直傳輸場效電晶體連接至上部半導體層中之垂直傳輸場效電晶體上方之互連佈線的直的垂直接點。在下部半導體層中提供直的垂直閘極接點導致下部半導體層中之第一垂直傳輸場效電晶體具有較好電效能，且提供在不需要側向蝕刻製程之情況下形成直的垂直閘極接點之較簡單製造製程。此外，本發明之實施例提供在具有第一類型場效電晶體之下部半導體層中的垂直傳輸場效電晶體及在具有第二類型場效電晶體之上部半導體層中的垂直傳輸場效電晶體。
本發明之實施例揭示一種半導體結構，其具有在上部半導體層中之分離達一個接觸閘極間距的一或多個垂直傳輸場效電晶體及在下部半導體層中之亦分離達一個接觸閘極間距的一或多個垂直傳輸場效電晶體。下部半導體層中之垂直傳輸場效電晶體為第一類型之場效裝置，且上部半導體層中之垂直場效電晶體為第二類型之場效裝置。本發明之實施例提供上部半導體層中之垂直傳輸場效電晶體自下部半導體層中之垂直傳輸場效電晶體偏移達一半之接觸閘極間距。垂直傳輸場效電晶體中之各者具有連接至上部半導體層中之垂直傳輸場效電晶體上方之互連佈線的直的垂直接點。本發明之實施例提供至垂直傳輸場效電晶體中之各者的直的垂直接點，此係因為上部半導體層中之垂直傳輸場效電晶體自下部半導體層中之垂直傳輸場效電晶體水平地偏移達½接觸閘極間距，藉此允許上部半導體層中之鄰近垂直傳輸場效電晶體之間的空間，該空間位於下部半導體中之垂直傳輸場效電晶體中之各者正上方。自垂直傳輸場效電晶體提供直的垂直接點改良了製造良率且改良了垂直傳輸場效電晶體之電效能。另外，本發明之實施例提供一種半導體結構，其中第一垂直傳輸場效電晶體具有主動閘極上閘極接點(COAG)，其可減小電晶體之單元面積。
本發明之實施例揭示一種半導體結構，其具有在下部半導體層中之第一對垂直傳輸場效電晶體及在上部半導體層中之第二對垂直傳輸場效電晶體，其中上部半導體層中之第二對垂直傳輸場效電晶體中之各電晶體自下部半導體層中之至少一個垂直傳輸場效電晶體水平地偏移達接觸閘極間距之½。此外，本發明之實施例提供一種半導體結構，其中上部半導體層中之第二對垂直傳輸場效電晶體為串聯連接之第一類型場效電晶體，且下部半導體層中之第一對垂直傳輸場效電晶體為並聯連接之第二類型場效電晶體。本發明之實施例提供形成兩輸入或非(NOR)電路之下部半導體層中之第一對垂直傳輸場效電晶體以及第二對垂直傳輸場效電晶體。下部半導體層中之垂直傳輸場效電晶體中之各者具有至第二對垂直傳輸場效電晶體上方之互連導線的直的垂直接點。當相較於需要水平或側向微動以避免垂直傳輸場效電晶體駐存於下部垂直傳輸場效電晶體中之各者正上方的習知堆疊之垂直傳輸場效電晶體時，提供直的垂直接點之能力改良垂直傳輸場效電晶體之製造製程及電效能兩者。另外，本發明之實施例提供連接至下部半導體層中之第一對垂直傳輸場效電晶體中之至少一者的底部導電平面及在上部半導體層中之第二對垂直傳輸場效電晶體中之至少一者上方且連接至該至少一者的電力軌。提供自下部半導體層中之第一對垂直傳輸場效電晶體至底部導電平面的接點及提供自上部半導體層中之第二對垂直傳輸場效電晶體至電力軌的連接件改良了垂直傳輸場效裝置之電效能。
本發明之實施例提供一種半導體結構，其具有在下部半導體層中之第一對垂直傳輸場效電晶體及在上部半導體層中之第二對垂直傳輸場效電晶體，其中上部半導體層中之第二對垂直傳輸場效電晶體中之各者自下部半導體層中之至少一個垂直傳輸場效電晶體水平地偏移達接觸閘極間距的½。本發明之實施例提供下部半導體層中之第一對垂直傳輸場效電晶體串聯連接且上部半導體層中之第二對垂直傳輸電晶體並聯連接。本發明之實施例提供形成兩輸入反及(NAND)電路之下部半導體層中之第一對垂直傳輸場效電晶體以及第二對垂直傳輸場效電晶體。另外，本發明之實施例提供將下部半導體層中之垂直傳輸場效電晶體連接至上部半導體層中之垂直傳輸場效電晶體上方之互連佈線的直的垂直接點。在下部半導體層中提供直的垂直閘極接點導致下部半導體層中之第一垂直傳輸場效電晶體具有較好電效能，且提供在不需要側向蝕刻製程之情況下形成直的垂直閘極接點之較簡單製造製程。
本發明之實施例認識到，三維單體直接堆疊之垂直場效電晶體(VTFET)通常為包括n通道FET (NFET)及p通道FET (PFET)之裝置。本發明之實施例認識到，堆疊之VTFET通常在不同半導體層中堆疊於彼此正上方或正下方以形成三維單體直接堆疊之VTFET。本發明之實施例認識到，在習知垂直堆疊之VTFET中，同一半導體層中之鄰近裝置中的閘極之間的間距通常被稱為接觸閘極間距(CGP)或接觸多晶矽間距(CPP)。在習知地形成之垂直堆疊之VTFET中，駐存於同一半導體中之鄰近VTFET在閘極之間具有一個CGP之間距，且另一半導體層中之鄰近VTFET正上方或正下方的VTFET亦具有一個CGP之水平閘極至閘極間距。因此，在習知垂直堆疊之VTFET中，不同半導體層中之鄰近VTFET之間的水平距離亦為一個CGP。
本發明之實施例提供具有在不同半導體層中之鄰近半導體裝置的半導體結構，其中上部半導體層中之第一半導體裝置自下部半導體層中之第二半導體裝置水平地分離或偏移達一半之CGP的距離。本發明之替代實施例提供具有在不同半導體層中之鄰近半導體裝置的半導體結構，其中上部半導體層中之第一半導體裝置自下部半導體層中之第二半導體裝置水平地分離或偏移達在0.3至0.7 CGP之範圍內的距離。同一半導體層中之第一半導體裝置與第三半導體裝置之間的水平距離為閘極至閘極之一個CGP。雖然本發明之實施例揭示為垂直傳輸場效(VTFET)裝置之第一半導體裝置及第二半導體裝置，但在本發明之其他實施例中，第一半導體裝置可為記憶體裝置或另一類型之邏輯裝置且第二半導體裝置可為記憶體裝置或邏輯裝置中之一者。
本發明之實施例進一步提供具有駐存於兩個不同半導體層中之四個或多於四個VTFET的半導體結構，其中駐存於下部半導體層中之VTFET中之各者自各鄰近上部VTFET水平地間隔達一半之CGP。本發明之替代實施例進一步提供具有駐存於兩個不同半導體層中之四個或多於四個VTFET的半導體結構，其中駐存於下部半導體層中之VTFET中之各者自各鄰近上部VTFET水平地間隔達0.3至0.7 CGP之範圍。本發明之實施例提供四個VTFET裝置，其中駐存於上部半導體層中之頂部兩個VTFET裝置及下部半導體層中之底部兩個VTFET裝置各與同一半導體層中之鄰近VTFET裝置具有1 CGP。當相較於習知平面VTFET裝置佈局時，本發明之實施例提供具有增加之半導體裝置密度的半導體結構。
本發明之實施例提供在同一半導體層中具有1 CGP的VTFET裝置，但不同半導體層中之VTFET裝置自不同半導體層中在該等裝置上方或下方的VTFET裝置偏移達½ CGP的較小水平距離。以此方式，下部半導體層中之VTFET裝置與上部半導體層中之鄰近VTFET裝置水平地隔開達½ CGP。另外，因為下部半導體層中之VTFET裝置自上部半導體層中之VTFET裝置水平地偏移達½ CGP，所以可利用垂直蝕刻通孔自下部VTFET裝置形成閘極接點以接觸形成於上部VTFET裝置上方之互連佈線結構或其他半導體裝置元件。本發明之實施例產生與上部VTFET裝置上方之半導體互連佈線或半導體元件直接連接的直的垂直閘極接點。相比習知垂直堆疊之VTFET裝置中之閘極接點，直接接觸上部VTFET裝置上方之互連佈線的直的垂直閘極接點提供更好的電效能，在習知垂直堆疊之VTFET裝置中，自底部VTFET裝置之閘極接點彼此圍繞其正上方之VTFET裝置微動，以連接至上部VTFET裝置上方之互連佈線。由本發明之實施例提供的直的垂直蝕刻閘極接點提供較短信號路徑而無需將下部VTFET裝置連接至上部半導體裝置上方之互連佈線的水平微動。
另外，相較於習知垂直堆疊之VTFET裝置，提供形成閘極接點之垂直蝕刻通孔減少了閘極接點形成步驟，在習知垂直堆疊之VTFET裝置中，可能需要水平及側向蝕刻來形成針對圍繞下部VTFET裝置中之各者正上方的上部VTFET裝置之路徑具有微動的閘極接點。因此，除了相較於習知垂直堆疊之VTFET裝置，提供下部VTFET裝置之改良電效能以外，本發明之實施例亦提供改良製造良率(例如，需要較少閘極接點形成製程)之半導體結構及形成半導體結構之方法。相比用以在習知垂直堆疊之VTFET裝置中形成底部閘極接點的半導體製造製程，使用垂直蝕刻製程以自底部VTFET裝置形成連接至上部VTFET裝置上方之互連佈線的閘極接點更容易。習知垂直堆疊之VTFET裝置通常使用側向蝕刻製程及垂直通孔蝕刻製程形成以形成底部閘極接點，該等底部閘極接點圍繞在下部VTFET裝置正上方之上部VTFET裝置微動以連接至上部VTFET裝置上方之互連佈線。此外，相較於習知垂直堆疊之VTFET，直的垂直閘極接點減少了底部VTFET裝置上方之佈線阻塞且在底部VTFET裝置中之鰭片上方提供更多佈線能力，在習知垂直堆疊之VTFET中，用於底部VTFET裝置之閘極接點的側向元件或通孔在底部VTFET裝置之鰭片上方產生佈線阻塞。
本發明之實施例亦揭示VTFET裝置之閘極接點與頂部源極/汲極或閘極之間的可選蝕刻終止層。可選蝕刻終止層提供用於形成可用作閘極接點之放大的著陸襯墊之較大頂部源極/汲極的選項。放大的著陸襯墊在閘極接點形成期間提供改良之良率。
本發明之實施例亦提供一種半導體結構，其中閘極接點可直接形成於閘極之主動區域及通道區中之鰭片上方。如熟習此項技術者所已知的，直接在VTFET裝置之主動區域上方之閘極上形成閘極接點對於裝置電效能係有利的。
此外，本發明之實施例揭示一種由兩輸入NAND電路組成之半導體結構，該電路由上部半導體層中並聯連接之一對p型(PFET) VTFET裝置形成，該等裝置在下部半導體層中串聯連接之一對n型(NFET) VTFET裝置上方且自其偏移達½ CGP。本發明之實施例揭示一種由兩輸入NOR電路組成之半導體結構，該電路具有串聯連接之該對PFET VTFET裝置及並聯連接之兩個NFET VTFET裝置。本發明之實施例亦揭示一種使用兩個VTFET裝置之單CGP堆疊之電晶體反相器佈局。
本文中揭示所主張結構及方法之詳細實施例。下文所描述之方法步驟並不形成用於製造諸如半導體裝置之積體電路的完整製程流程。可結合此項技術中當前用於半導體晶片之積體電路製造技術來實踐本發明實施例，且僅包括理解所描述實施例所必需的那麼多的通常實踐之製程步驟。圖式表示在製造之後的具有一或多個垂直堆疊之半導體裝置之半導體晶片的橫截面部分，且未按比例繪製，而是替代地經繪製以繪示所描述實施例之特徵。本文中所揭示之特定結構及功能細節不應解釋為限制性的，而僅作為用於教示熟習此項技術者以各種方式使用本公開之方法及結構的代表性基礎。在本說明書中，可省略熟知特徵及技術之細節以避免不必要地混淆所呈現之實施例。
在本說明書中，對「一個實施例」、「其他實施例」、「另一實施例」、「一實施例」等之提及指示所描述實施例可包括特定特徵、結構或特性，但每個實施例可能未必包括該特定特徵、結構或特性。此外，此類片語未必指同一實施例。另外，當結合一實施例來描述特定特徵、結構或特性時，應理解，無論是否明確地描述，結合其他實施例實現此特徵、結構或特性為熟習此項技術者所瞭解。
在下文中出於描述之目的，術語「上部」、「下部」、「右方」、「左方」、「垂直」、「水平」、「頂部」、「底部」及其衍生詞應與所揭示之結構及方法相關，如附圖中所定向。術語「覆疊」、「在……頂上」、「在……上方」、「在……上」、「定位於……上」或「定位於……頂上」意謂第一元件存在於第二元件上，其中諸如界面結構之介入元件可存在於第一元件與第二元件之間。術語「直接接觸」意謂第一元件及第二元件連接而在兩個元件之界面處無中間導電、絕緣或半導體層。
已出於說明之目的呈現本發明之各種實施例的描述，但該等描述並不意欲為詳盡的或限於所揭示之實施例。在不脫離所描述實施例之範疇及精神的情況下，一般熟習此項技術者將顯而易見許多修改及變化。本文中所使用之術語經選擇以最佳地解釋實施例之原理、實際應用或對市場中發現之技術的技術改良，或使得其他一般熟習此項技術者能夠理解本文中所揭示之實施例。
為了不混淆本發明之實施例的呈現，在以下詳細描述中，此項技術中已知之一些處理步驟、材料或操作可出於呈現及說明之目的而組合，且在一些情況下可能尚未詳細地描述。另外，為簡潔起見且為了維持對本發明之元件的獨特特徵之集中，可能不會關於後續圖式重複先前所論述之材料、製程及結構之描述。在其他情況下，可能不描述已知之一些處理步驟或操作。應理解，以下描述相當集中於本發明之各種實施例的獨特特徵或元件。
圖1為根據本發明之實施例的用於習知VTFET裝置之半導體結構100的橫截面圖。圖1為四個垂直堆疊之VTFET裝置的先前技術配置之繪示，其中鄰近VTFET中之各者與同一半導體層中之鄰近VTFET具有1 CGP。另外，四個垂直堆疊之VTFET裝置(VTFET 8A至8D)中之各者與同一半導體層中之另一鄰近VTFET具有一個CGP之水平距離。舉例而言，VTFET 8A與鄰近VTFET 8C具有1 CGP，且VTFET 8B與鄰近VTFET 8D具有1 CGP。另外，四個垂直堆疊之VTFET裝置(VTFET 8A至8D)中之各者與上方或下方半導體層中之另一鄰近VTFET具有一個CGP之水平距離。舉例而言，VTFET 8A與下方半導體層中之鄰近VTFET 8D具有1 CGP，且VTFET 8C與下方半導體層中之鄰近VTFET 8B具有1 CGP。
如熟習此項技術者所已知的，閘極接點間距(CGP)為通常在同一半導體層中之兩個鄰近半導體裝置中的鄰近閘極之間的距離。在一些狀況下，CGP可為與接觸多晶矽間距(CPP)相同的距離。如稍後所描述，CGP亦可被視為在同一半導體層中之閘極下方的鰭片之間的水平距離。出於本發明之目的，CGP亦用於駐存於不同半導體層中之半導體裝置的閘極至閘極或鰭片至鰭片之水平距離。
如所描繪，圖1包括VTFET 8A、VTFET 8B、VTFET 8C及VTFET 8D。在圖1中，VTFET 8A及VTFET 8C駐存於同一上部半導體層中且具有一個接觸閘極間距或CGP (亦即，鄰近裝置上閘極至閘極之水平距離)。在圖1中，VTFET 8A、8B、8C及8D中之各者由源極/汲極(S/D) 1、鰭片2、閘極3及閘極接點6組成。駐存於同一下部半導體層中之VTFET 8B及VTFET 8D且彼此之間亦具有一個CGP。如圖1中所描繪，VTFET 8A垂直地堆疊於VTFET 8B正上方且VTFET 8C在VTFET 8D正上方。如圖1中所描繪，在上部及下部半導體層中，四個習知垂直堆疊之VTFET各在彼此正上方或正下方。如先前技術圖1中所描繪，在不同半導體層中之VTFET 8A與VTFET 8B之間或VTFET 8C與VTFET 8D之間不存在水平偏移或水平距離(亦即，其在彼此正上方或正下方)。
此外，在四個習知垂直堆疊之VTFET裝置中，由於分別由VTFET 8A或VTFET 8C產生之干擾或實體阻塞，VTFET 8B及VTFET 8D無法具有自閘極接點6至VTFET 8A或VTFET 8C上方之任何佈線層級(未描繪於圖1中)的直的直接垂直連接件。在圖1中所描繪之習知垂直堆疊之VTFET中，若VTFET 8B及VTFET 8D未直接連接至其上方的VTFET，則來自VTFET 8B及VTFET 8D之閘極接點6必須具有微動或側向延伸(圖中未示)，諸如水平通孔類元件，其連接至閘極接點之垂直部分以便分別繞過VTFET 8A或VTFET 8C以到達VTFET 8A或VTFET 8C上方之佈線層級(未描繪於圖1中)。
圖2A為根據本發明之實施例的在不同半導體層中形成VTFET 11A及VTFET 11B之後的半導體結構200A之橫截面圖。出於本發明之目的，術語「CGP」及「間距」可係關於在同一半導體層中之鄰近VTFET的水平距離，且術語「偏移」、「交錯」及「CGP」可係關於鄰近但駐存於不同半導體層中之VTFET之間的水平距離。如所描繪，圖2A包括藉由標記為互連導線7之後段製程(back end of the line；BEOL)或中間製程(middle of the line；MOL)互連佈線連接的VTFET 11A及VTFET 11B。
在圖2A中，一個CGP描繪於導線7上方，其中一個CGP將為至同一半導體層中之鄰近VTFET (未描繪)的距離。圖2A亦將水平距離或偏移描繪為上部半導體層中之VTFET 11A與下部半導體層中之VTFET 11B之間的一半之CGP。如先前所提到，在替代實施例中，水平距離或偏移可為上部半導體層中之VTFET 11A與下部半導體層中之VTFET 11B之間的0.3至0.7 CGP。如圖2A中所繪示，鰭片2T與鰭片2B之間的水平距離½ CGP將基本上為VTFET 11A中之閘極3T的最左邊緣與駐存於不同半導體層或層級中之VTFET 11B中之閘極3B的最左邊緣之間的相同½ CGP偏移或交錯。不同半導體層中之VTFET 11A及VTFET 11B具有½ CGP交錯或水平偏移，其為自鰭片2T至鰭片2B及自閘極3T至閘極3B兩者的水平距離。
在圖2A中，VTFET 11A至少包括底部S/D 21、鰭片2T、閘極3T、連接至互連導線7之一部分的閘極接點6T，且VTFET 11B至少包括S/D 21、鰭片2B、閘極3B、蝕刻終止層5、連接至互連導線7之一部分的閘極接點6B。在圖2A中，兩個鰭片2T及2B各駐存於不同半導體層中。如圖2A中所描繪，VTFET 11A處於在VTFET 11B上方之半導體層中。在一實施例中，不同半導體層彼此鄰近，且無其他半導體裝置駐存於VTFET 11A與VTFET 11B之間。在各種實施例中，VTFET 11B之半導體層上方的半導體層中之VTFET 11A自VTFET 11B水平地偏移達½ CGP。
如所描繪，半導體結構200A亦提供閘極接點6T及6B，該等閘極接點可使用填充有金屬以形成閘極接點6B及閘極接點6T的筆直之垂直蝕刻通孔或接觸孔與互連導線7直接連接。換言之，藉由將VTFET 11B自VTFET 11A水平地偏移達½ CGP，閘極接點6B可使用垂直蝕刻通孔與互連導線7直接連接而無需任何水平微動或額外水平佈線元件。在半導體結構200A中，當相較於需要水平微動以直接連接至上部垂直堆疊之VTFET上方之互連導線的習知垂直堆疊之VTFET裝置時，使用垂直蝕刻及填充之閘極接點通孔來形成閘極接點6B提供了電效能優點(例如，較短電路徑)及製造良率優點(例如，較少製程且無側向蝕刻)。如先前所論述，不同於圖2A中所描繪之VTFET 11B，圖1中之底部VTFET 8B及VTFET 8D無法使用閘極接點6與VTFET 8A或VTFET 8C上方之互連導線直接連接。
另外，圖1中所描繪之習知垂直堆疊之VTFET裝置不包括VTFET 11B中之閘極3B與閘極接點6B之間的蝕刻終止層5。如稍後詳細地論述，蝕刻終止層5為輔助在VTFET 11B中形成閘極接點6B之可選VTFET元件。
雖然圖2A描繪VTFET 11A及VTFET 11B，但在其他實施例中，VTFET 11A及VTFET 11B各可為另一類型之半導體裝置。舉例而言，VTFET 11A之位置中的半導體裝置可為記憶體裝置，且VTFET 11B之位置中的半導體裝置可為記憶體裝置或另一邏輯裝置(例如，平面FET)。
圖2B為根據本發明之實施例的具有四個VTFET之半導體結構200B的橫截面圖，其中VTFET 11A及VTFET 11C各分別與鄰近底部VTFET 11B及VTFET 11D具有½ CGP的水平距離。如所描繪，圖2B包括接地4、互連導線7、VTFET 11A、VTFET 11B、VTFET 11C及VTFET 11D，其中VTFET 11A及VTFET 11C形成於在VTFET 11B及VTFET 11D之半導體結構層上方的半導體結構層中。如所描繪，VTFET 11A與VTFET 11B之間的水平距離為½ CGP。
在圖2B中，VTFET 11A及VTFET 11C各包括一個底部S/D 21、一個鰭片2T、一個閘極3T、連接至互連導線7之一個閘極接點6T，VTFET 11B及VTFET 11D各包括一個底部S/D 21、一個鰭片2B、一個閘極3B、一個蝕刻終止層5及連接至互連導線7之一個閘極接點6B。如所描繪，圖2B包括四個鰭片(例如，兩個鰭片2T及兩個鰭片2B)，且VTFET形成於各鰭片上。舉例而言，在圖2B中，閘極接點6T可將輸入信號提供至VTFET 11A中之閘極3T，且閘極接點6B可將輸出信號提供至互連導線7，但在其他實例中，信號輸入及輸出之位置可不同。互連導線7可為中間製程(MOL)或後段製程(BEOL)互連佈線結構中之互連佈線中的導線。如圖2B中所描繪，導線7存在兩個部分。
頂部兩個裝置VTFET 11A及VTFET 11C處於在具有VTFET 11B及VTFET 11D之半導體層上方且鄰近於該半導體層的半導體層或半導體層級中(例如，其他半導體裝置不駐存於VTFET 11A與VTFET 11B之間)。另外，如圖2B中所描繪，上部半導體層中之VTFET 11A與同一半導體層中之VTFET 11C具有1 CGP間距(VTFET 11A中之閘極3T的左邊緣與VTFET 11C中之閘極3T的左邊緣相距一個CGP)。類似地，下部半導體層中之VTFET 11B與VTFET 11D相距一個CGP (未描繪於圖2B中)。舉例而言，對於進階製程節點，1 CGP可通常在30 nm至100 nm之範圍內。在例示性實例中，如此處所展示，1 CGP可為40 nm。又，圖2B中描繪VTFET 11A中之閘極3T與在比VTFET 11A低之半導體層中的VTFET 11B中之閘極3B之間的½ CGP之水平距離。舉例而言，對於自VTFET 11B至VTFET 11A之所描繪的½ CGP距離，半導體結構200B之上部層級中的VTFET 11A具有20 nm之水平距離(例如，閘極3T至閘極3B)，但在其他實例中，自VTFET 11A至VTFET 11B之此水平距離或偏移不限於20 nm。使用如圖2B中所標記之水平距離(亦即，½ CGP及1 CGP )，下部半導體層中之VTFET 11B與上部半導體層中之VTFET 11C具有½ CGP的水平距離或偏移。換言之，圖2B中在半導體結構200B之不同層中的各鄰近VTFET與另一半導體層中之各鄰近VTFET具有½ CGP的水平距離或偏移，且圖2B中在半導體結構200B之同一層中的各鄰近VTFET具有1 CGP的水平距離或偏移。雖然圖2B描繪各半導體層中之兩個VTFET，但在其他實例中，多於兩個VTFET存在於各半導體層中。
另外，在本發明之各種實施例中，VTFET 11A、VTFET 11B、VTFET 11C及VTFET 11D中之各者具有至導線7的筆直之垂直閘極接點(亦即，VTFET 11A及VTFET 11C中之閘極接點6T以及VTFET 11C及VTFET 11D中之閘極接點6B中之各者為至描繪為導線7之互連佈線的直的垂直連接件)。如圖2A中所描繪，閘極接點6T及閘極接點6B不需要閘極接點6B或6T之水平微動或水平部分以連接至VTFET 11A或VTFET 11C上方之半導體特徵或導線。如先前所論述，直的垂直閘極接點提供下部層級VTFET 11B及VTFET 11D之改良電效能及改良製造製程兩者，此係因為VTFET 11B及VTFET 11D之閘極接點中不需要側向微動或元件。
圖3為根據本發明之實施例的形成具有VTFET 33及VTFET 34之1 CGP反相器的半導體結構之等角俯視圖300。如所描繪，圖3包括Vdd 20、接地24、接地連接件54、具有閘極接點26T及輸出連接件28T之VTFET 33、具有閘極接點26B及輸出連接件28B之VTFET 34、導線27及導線29。VTFET 33及VTFET 34各係由箭頭識別。另外，圖3繪示稍後在圖4至圖8中所描繪之橫截面X1-X1、X2-X2、X3-X3、Y1-Y1及Y2-Y2的位置。如熟習此項技術者所已知的，反相器為非(NOT)閘，其翻轉輸入，例如自輸入1至輸出0，或反之亦然。
圖3繪示形成於鰭片22T上之VTFET 33，其在鰭片22B上之VTFET 34上方且自VTFET 34偏移達½ CGP。如圖3中所繪示，上部半導體層中之VTFET 33的鰭片22T上之閘極23T的左邊緣與VTFET 34中之鰭片22B上的閘極23B之左邊緣水平地分離或偏移達一半之接觸閘極間距 (例如，½ CGP)。如所描繪，VTFET 33及VTFET 34包括底部S/D 31及頂部S/D 41。在各種實施例中，VTFET 33為n型場效(NFET)裝置且VTFET 34為p型場效(PFET)裝置。在一實施例中，VTFET 33為PFET且VTFET 34為NFET。
圖4為根據本發明之實施例的穿過圖3中所繪示之反相器之X1-X1的橫截面圖400。如所描繪，圖4包括接地24、導線27、分別具有閘極接點26T及26B之VTFET 33及VTFET 34。如所描繪，鰭片22B駐存於半導體結構之比鰭片22T低的裝置層上(例如，下部裝置層直接在鰭片22T之半導體層下方而無駐存於VTFET 33與VTFET 34之間的任何額外半導體裝置)。在半導體結構400中，VTFET 33鄰近於且在VTFET 34上方，其中不同半導體層中之VTFET 33與VTFET 34之間的水平距離或偏移為一半之CGP (例如，其中1 CGP將為同一半導體層中之VTFET中的閘極之間的距離)。
如圖4中所描繪，VTFET 33包括連接至導線27之閘極接點26T、鰭片22T上之閘極23T，其中鰭片22T駐存於底部S/D 31上。如所描繪，VTFET 34包括底部S/D 31、閘極接點26B、鰭片22B上之閘極23B、連接至導線27之閘極接點26B，及蝕刻終止層35。蝕刻終止層35駐存於閘極23B上方及閘極接點26B下方，該蝕刻終止層為VTFET 34中之可選元件。在一些實例(未描繪)中，蝕刻終止層35不存在於VTFET 34中。在一實施例中，VTFET 33為形成於鰭片22T上之PFET，其可自閘極接點26T接收信號，且VTFET 34為形成於鰭片22B上之NFET，其可自閘極接點26B接收信號。
圖5為根據本發明之實施例的穿過圖3中所繪示之反相器之X2-X2的橫截面圖500。如所描繪，圖5包括接地24、導線29、輸出連接件28T、輸出連接件28B、VTFET 33及具有在鰭片22B上方且在蝕刻終止層35下方之頂部S/D 41的VTFET 34。如所描繪，鰭片22B可駐存於半導體結構之比鰭片22T低的裝置層上。在半導體結構500中，VTFET 33鄰近於且在VTFET 34上方，其中VTFET 33中之閘極23T與VTFET 34中之閘極23B之間的水平距離或偏移為½ CGP。
在圖5中，VTFET 33包括接觸導線29之輸出連接件28T、頂部S/D 41、底部S/D 31上之鰭片22T及閘極23T。如圖5中所描繪，VTFET 34包括連接至導線29之輸出連接件28B、在頂部S/D 41上方之蝕刻終止層35、鰭片22B、閘極23B及在接地24上方之底部S/D 31。
蝕刻終止層35為VTFET 34之可選元件。如所描繪，頂部S/D 41為放大的接觸著陸襯墊。蝕刻終止層35下方之放大的接觸著陸襯墊(例如，頂部S/D 41)簡化VTFET 34製造且輔助改良裝置良率。放大的接觸著陸襯墊為圖5中所描繪之半導體結構的可選特徵。形成亦為本發明之可選元件的蝕刻終止層35輔助形成用於頂部S/D 41之放大的接觸著陸襯墊。
圖6為根據本發明之實施例的穿過圖3中所描繪之反相器之X3-X3的橫截面圖600。如所描繪，圖6包括Vdd 20、接地連接件54、Vdd 20下方之底部S/D 31及接地連接件54上方之底部S/D 31，以及接地24。在穿過圖3之反相器之X3-X3的橫截面圖600中，Vdd 20駐存於接地24上方。在一些實施例中，Vdd 20為Vdd電力軌。
圖7為根據本發明之實施例的穿過圖3中所描繪之反相器之Y1-Y1的橫截面圖700。如所描繪，圖7包括VTFET 33、導線27、導線29、在VTFET 33下方之接地24之一部分上方的Vdd 20。VTFET 33包括在鰭片22T下方之底部S/D 31、在鰭片22T之一部分上及周圍的閘極23T、閘極23T上連接至導線27之閘極接點26T、鰭片22T之一部分上方之頂部S/D 41及連接至導線29之輸出連接件28T。圖7描繪在反相器沿著鰭片22T且在接地24上方延伸時反相器之部分(例如，橫截面圖700平分或穿過VTFET 33)。另外，圖7之半導體結構描繪主動區域上方之接點的實例，其亦被稱為主動閘極上接點或閘極接點(COAG)，其中可形成至VTFET 33上之鰭片22T上方之閘極23T的接點，諸如閘極接點26T。如熟習此項技術者所已知的，COAG可減小垂直傳輸場效電晶體之單元面積(例如，可減小裝置大小)。
圖8為根據本發明之實施例的穿過圖3中所繪示之反相器之Y2-Y2的橫截面圖800。如所描繪，圖8包括導線27、導線29、接地連接件54、接地24、VTFET 34 (在VTFET 34之右側具有在可選蝕刻終止層35下方之頂部S/D 41)、底部S/D 31、在鰭片22B之一部分上及周圍的閘極23B、在閘極23B之左部上處於蝕刻終止層35上方的閘極接點26B (連接至導線27之閘極接點26B)，及最右蝕刻終止層35上之輸出連接件28B。輸出連接件28B連接至導線29。在圖8中，VTFET 34在接地24上方且連接至接地。如先前所論述，頂部S/D 41可為可選蝕刻終止層35下方之放大的著陸襯墊，其中放大的著陸襯墊及蝕刻終止層35輔助形成輸出連接件28B (例如，可為輸出連接件28B形成提供改良之良率)。在一些實施例中，蝕刻終止層35充當與用於閘極接點26B及輸出連接件28B之放大的著陸襯墊的中間接觸件。如圖8中所描繪，蝕刻終止層35在閘極接點26B及輸出連接件28B下方。
圖8描繪在VTFET 34沿著鰭片22B延伸時的VTFET 34。VTFET 34藉由接地連接件54連接至接地24。類似於圖7中所描繪之半導體結構，圖8中所描繪之半導體結構亦允許COAG，其中可形成至VTFET 34之主動區域中的鰭片22B上方之閘極23B的接點，諸如閘極接點26B。因此，在各種實施例中，COAG在VTFET 33中提供於鰭片2T (例如，頂部鰭片)上且可提供於描繪為反相器之VTFET 34的下部層級半導體裝置層上。另外，如所描繪，主動鰭片中之各者上方的佈線開放以用於單元至單元連接。
圖9、圖10A及圖10B繪示形成於兩個不同半導體層上之四個VTFET的三個視圖(例如，電路示意圖、俯視圖及仰視圖)，從而使用上部半導體層中串聯連接之兩個PFET VTFET (亦即，圖10A中所描繪之VTFET 92A及VTFET 92C)及下部層級半導體層中並聯連接之兩個NFET VTFET (亦即，圖10B中所描繪之VTFET 92B及VTFET 92D)產生兩輸入NOR電路。如圖10A及圖10B中所描繪，VTFET 92A及VTFET 92C (頂部PFET VTFET)各分別自駐存於比VTFET 92A及VTFET 92C低之半導體層中的鰭片上之VTFET 92B及VTFET 92D (鄰近PFET VTFET)偏移達½ CGP。
當圖10A覆疊於圖10B上時，如圖10A及圖10B中所描繪的形成圖9之兩輸入NOR電路的四個VTFET覆蓋或使用圖10A及圖10B之組合表面中的兩CGP水平空間。在一個實例中，當一個CGP為40 nm時，如稍後在圖10A及圖10B中所描繪之圖9的兩輸入NOR電路之面積可為80 nm (單元高度)乘80 nm。在其他實例中，兩輸入NOR電路之面積可不同。
圖9為根據本發明之實施例的由兩輸入NOR電路組成之單電晶體強度裝置之電路示意圖900。電路示意圖900描繪由使用四個VTFET形成之兩輸入NOR電路組成的1X或單強度電晶體之實例。如電路示意圖900中所描繪，兩輸入NOR電路由串聯連接之兩個PFET VTFET及並聯連接之兩個NFET VTFET組成。兩個PFET VTFET形成於上部半導體層中且稍後在圖10A中更詳細地描繪。兩個NFET VTFET形成於PFET VTFET下方，自PFET VTFET中之各者偏移達½ CGP，且稍後在圖10B中更詳細地描繪。在其他實施例中，頂部VTFET裝置為NFET VTFET且底部兩個VTFET為PFET VTFET，或頂部VTFET裝置為NFET裝置與PFET裝置之混合，且底部VTFET為NFET裝置與PFET裝置之混合。
如所描繪，圖9包括連接至第一PFET VTFET之供電電壓，標記為Vdd。第一PFET VTFET接收輸入信號A，如所描繪。在圖9中，第一PFET VTFET串聯連接至第二PFET VTFET。第二PFET VTFET接收輸入信號B且連接至圖9中之第一及第二NFET VTFET。如圖9中所描繪，第一NFET VTFET與第二NFET VTFET並聯連接，其中第一NFET VTFET接收輸入信號A且第二NFET VTFET接收輸入信號B。如圖9中所描繪，第二PFET VTFET之輸出及兩個NFET VTFET輸出經連接以形成輸出信號C。兩個NFET VTFET連接至在圖9中標記為Vss之接地電壓或接地。
圖9中之第一PFET VTFET稍後描繪為圖10A中之PFET VTFET 92A，且圖9中之第二PFET VTFET稍後描繪為圖10A中之PFET VTFET 92C。又，稍後在圖10B中描繪在圖10B中標記為92B之第一NFET VTFET及在圖10B中標記為92D之第二NFET VTFET。
圖10A為根據本發明之實施例的由兩輸入NOR電路組成之圖9的單強度電晶體之等角俯視圖1000A。如所描繪，等角俯視圖1000A包括導線87之兩個部分、導線89、接地84、Vdd 80、接點95、兩個閘極接點86T、兩個閘極接點86B、輸出連接件88T、輸出連接件88B、PFET VTFET 92A及PFET VTFET 92C。PFET VTFET 92A及PFET VTFET 92C在下部半導體層中之NFET VTFET 92B及NFET VTFET 92D上方且自兩者偏移達½ CGP。NFET VTFET 92C及NFET VTFET 92D稍後描繪於圖10B中。在圖10A中，同一半導體層中之PFET VTFET 92A及PFET VTFET 92C分離達1 CGP。
在圖10A中，PFET VTFET 92A由底部S/D 81上之鰭片82T上的閘極83T與鰭片82T上方之頂部S/D 61組成。PFET VTFET 92A在閘極接點86T中自導線87之最左部分接收信號輸入A (描繪於圖9中)。導線87之另一最右部分亦連接閘極接點86T與閘極接點86B。PFET VTFET 92A可經由共用底部S/D 81將關於圖9所論述之輸出信號C發送至PFET VTFET 92C，以到達與PFET VTFET 92C相關聯之輸出連接件88T。如稍後關於圖10B所論述，閘極接點86B將信號輸入A提供至駐存於下部半導體層中之NFET VTFET 92B。接點95將頂部S/D 61連接至Vdd 80 (Vdd 80亦可被稱為Vdd電力軌)。
在圖10A中，在PFET VTFET 92A之右方描繪PFET VTFET 92C。如所描繪，PFET VTFET 92C由最右鰭片82T上之最右閘極83T與最右鰭片82T下方之底部S/D 81及鰭片82T上方之頂部S/D 61組成。在各種實施例中，PFET VTFET 92A中之頂部S/D 61連接至接點95，該接點連接至Vdd 80 (Vdd電力軌)。如先前關於圖9所論述，PFET VTFET 92B及PFET VTFET 92A串聯連接。
PFET VTFET 92C中之閘極接點86T在最右閘極83T上方且接收信號輸入B。閘極接點86T連接至導線87之第二部分。如所描繪，PFET VTFET 92C中之閘極接點86T經由導線87連接至NFET VTFET 92D  (未描繪於圖10A中)之閘極83B上的閘極接點86B。閘極接點86B可將信號輸入B提供至NFET VTFET 92D (描繪於圖10B中)。如所描繪，閘極接點86B駐存於PFET VTFET 92A與PFET VTFET 92C之間的一半處，其中如所描繪，PFET VTFET 92A與PFET VTFET 92C分離達1 CGP。換言之，閘極接點86T中之各者與PFET VTFET 92A或PFET VTFET 92C中之閘極83T的至少一個外邊緣水平地間隔½ CGP。如先前所論述，PFET VTFET 92A串聯連接至PFET VTFET 92C，使得PFET VTFET 92A之輸出饋入至PFET VTFET 92C中且PFET VTFET 92C之輸出饋入至輸出連接件88T中。輸出連接件88T藉由導線89連接至輸出連接件88B。
又，圖10A中繪示PFET VTFET 92A中之閘極83T與駐存於同一半導體層上之PFET VTFET 92C中的閘極83T之間的距離為1 CGP。PFET VTFET 92A與圍繞圖10A之框邊緣具有½ CGP的水平距離。圍繞圖10A之方框在圍繞圖10B之方框正上方。換言之，圖10A在圖10B正上方，且圖10A中所描繪之上部半導體裝置層中的VTFET 92A及VTFET 92C與圖10B中所描繪之下部半導體裝置層中的VTFET 92B及VTFET 92D之組合形成圖9之兩輸入NOR電路。
圖10B為根據本發明之實施例的由兩輸入NOR電路組成之圖9的單強度電晶體之等角仰視圖1000B。如所描繪，圖10B包括接地連接件85、接地84、具有閘極接點86B及輸出連接件88B之NFET VTFET 92B及92D。如先前所論述，NFET VTFET 92B及NFET VTFET 92D形成於比PFET VTFET 92A及PFET VTFET 92D低的半導體層上(例如，PFET VTFET 92A及PFET VTFET 92C形成於在含有NFET VTFET 92B及NFET VTFET 92D之半導體層正上方的半導體層中)。如所描繪，VTFET 92B與VTFET 92D之間具有1 CGP空間且分別自VTFET 92A及VTFET 92C水平地偏移達½ CGP。
如圖10B中所描繪，1 CGP將NFET VTFET 92B之閘極83B的最左邊緣與NFET VTFET 92D之閘極83B分離。另外，如所繪示，NFET VTFET 92B與指示可形成下一NFET VTFET之方框的邊緣相距1 CGP。如先前所陳述，圖10B中之框邊緣在圖10A中之方框正下方且與其對準。在此狀況下，自PFET VTFET 92A至NFET VTFET 92B之水平距離或偏移為½ CGP (亦即，圖10B中所描繪之1 CGP減去圖10A中所描繪之½ CGP)。
在圖10B中，NFET VTFET 92B在NFET VTFET 92D之左方。底部S/D 91上之NFET VTFET 92B由最左鰭片82B上之閘極83B及頂部S/D 71組成。最左閘極接點86B自導線87接收信號輸入A，如上文所論述。如所描繪，輸出連接件88B在NFET VTFET 92B之一部分上且連接至NFET VTFET 92D之一部分。輸出連接件88B可自頂部S/D 71接收輸出信號。
又，如圖10B中所描繪，NFET VTFET 92D由底部S/D 91上方之最右鰭片82B上的閘極83B組成。鰭片82B在頂部S/D 71下方，其中最右閘極接點86B駐存於NFET VTFET 92D之閘極83B上且接收信號輸入B (例如，由圖10A中之上方導線87提供)。如先前關於圖9所論述，NFET VTFET 92B及NFET VTFET 92D並聯連接且均輸出至輸出連接件88B。
圖11為根據本發明之實施例的由兩輸入NAND電路組成之單電晶體強度裝置之電路示意圖1100。電路示意圖1100描繪由兩輸入NAND電路組成之1X或單強度電晶體的實例，該電路係使用稍後在圖12A及圖12B中描繪為PFET VTFET 122A、PFET VTFET 122C、NFET VTFET 122B及NFET VTFET 122D之四個VTFET形成。如電路示意圖1100中所描繪，兩輸入NAND電路由並聯連接之兩個PFET VTFET及串聯連接之兩個NFET VTFET組成。兩個PFET VTFET形成於上部半導體層中且稍後在圖12A中更詳細地描繪。兩個NFET VTFET形成於兩個PFET VTFET下方且自兩個PFET VTFET水平地偏移達½ CGP的水平距離，如關於圖12A及圖12B所論述。稍後在圖12B中更詳細地描繪兩個NFET VTFET。
如所描繪，圖11包括標記為Vdd之供電電壓連接至具有輸入信號A之第一PFET VTFET及具有輸入信號B之第二PFET VTFET，其中如所描繪，第一PFET VTFET及第二PFET VTFET並聯連接。如圖11中所描繪，第一NFET VTFET接收輸入信號A且第二NFET VTFET接收輸入信號B，其中如圖11中所描繪，第一及第二NFET VTFET串聯連接。如圖11中所描繪，來自兩個PFET VTFET中之各者的輸出及來自第一NFET VTFET之輸出藉由第二NFET VTFET發送至輸出信號C，此係因為如先前所論述，第一NFET VTFET與第二NFET VTFET串聯連接。換言之，輸出信號C包括來自四個VTFET中之各者的輸出。第一NFET VTFET連接至在圖11中標記為Vss之接地電壓。
圖11中之第一PFET VTFET稍後描繪為圖12A中之PFET VTFET 122A，且圖11中之第二PFET VTFET稍後描繪為圖12A中之PFET VTFET 122C。又，稍後在圖12B中描繪在圖12B中標記為122B之第一NFET VTFET及在圖12B中標記為122D之第二NFET VTFET。
圖12A為根據本發明之實施例的具有圖11中所描繪之兩輸入NAND電路的單強度電晶體之等角俯視圖1200A。俯視圖1200A為穿過各種半導體層(例如，穿過層間介電材料)之等角俯視圖。如所描繪，俯視圖1200A包括接地94、Vdd 90、兩個閘極接點96B、兩個輸出連接件98T、閘極接點96T、輸出連接件98B、導線97之兩個部分、導線99、PFET VTFET 122A及PFET VTFET 122C。PFET VTFET 122A及PFET VTFET 122C並聯連接，如圖11中所描繪，且其中PFET VTFET 122A上之頂部S/D 121及PFET VTFET 122C上之輸出連接件98T藉由導線99連接。PFET VTFET 122A及PFET VTFET 122C駐存於在NFET VTFET 122B及NFET VTFET 122D上方之半導體層中。如先前關於圖9所論述，輸出信號C來自導線99且包括來自圖12A中所描繪之輸出連接件98T及輸出連接件98B兩者的輸出。
又，圖12A中繪示PFET VTFET 122A與PFET VTFET 122C之間的距離為1 CGP且PFET VTFET 122A與圖12A中描繪之框邊緣的距離為½ CGP。類似於圖10A及圖10B，圖12A及圖12B描繪在彼此正上方及正下方之不同半導體層的視圖，其中圍繞圖12A之框邊緣及圍繞圖12B之框邊緣垂直地對準且在彼此正上方及正下方。
在圖12A中，底部S/D 101上之PFET VTFET 122A由最左鰭片192T上之閘極93T及鰭片192T上方之頂部S/D 121組成。最左閘極接點96T自導線97之一部分接收信號輸入A，其中導線97之第二部分連接至閘極接點96B。在PFET VTFET 122A中，頂部S/D 121在輸出連接件98T下方。圖9中描繪之輸出信號C自兩個輸出連接件98T及來自NFET VTFET 122D之輸出連接件98B接收輸出，該等輸出連接件皆經由導線99連接，如圖12A中所描繪。
又，在圖12A中，PFET VTFET 122C駐存於PFET VTFET 122A之右方。如所描繪，PFET VTFET 122C包括底部S/D 101上之最右鰭片192T上的閘極93T與閘極93T上之最右閘極接點96T之一部分。如圖12A中所描繪，閘極接點96B連接至互連導線97之一部分。如圖12A及圖11中所描繪，在PFET VTFET 122C上方之最右閘極接點96T自互連導線97接收信號輸入B。PFET VTFET 122C使用連接至來自PFET VTFET 122C之輸出連接件98T的互連導線99將輸出發送至輸出連接件98T，此係因為PFET VTFET 122A與PFET VTFET 122C並聯連接(亦即，如先前關於圖11所描繪及論述)。另外，如圖12A中所描繪，導線99亦連接至輸出連接件98B。如所描繪，PFET VTFET 122A及PFET VTFET 122C中之各者中的頂部S/D 121連接至可為共用Vdd電力軌之Vdd 90。
圖12B為根據本發明之實施例的具有圖11之兩輸入NAND電路的單強度電晶體之等角仰視圖1200B。如所描繪，圖12B包括接地連接件105、接地94、接點95B、具有閘極接點96B及輸出連接件98B之NFET VTFET 122B及NFET VTFET 122D。圖12B繪示形成於比圖12A中所描繪之PFET VTFET 122A及PFET VTFET 122C低之半導體層級上的NFET VTFET 122B及NFET VTFET 122D。
在圖12B中，底部S/D 111上之NFET VTFET 122B包括最左鰭片192B上之閘極93B、接收信號輸入A之閘極接點96B及頂部S/D 131上方之接點95B，該接點連接至接地連接件105，該接地連接件連接至接地94。在一些實施例中，接地連接件105為底部導電平面。如參看圖11所論述，NFET VTFET 122B與NFET VTFET 122D串聯連接，且輸出連接件98B連接至NFET VTFET 122D，如所描繪。
如本文中所描述之方法可用於製造積體電路晶片或半導體晶片。所得半導體晶片可由製造器以原始晶圓形式(亦即，作為具有多個未封裝晶片之單個晶圓)、作為裸晶粒或以封裝形式分配。在後者狀況下，半導體晶片安裝於單晶片封裝(諸如，塑膠載體，其具有附連至主機板或其他較高層級載體的引線)中或多晶片封裝(諸如，陶瓷載體，其具有表面互連件或內埋互連件中之任一者或兩者)中。在任何狀況下，半導體晶片接著與其他半導體晶片、離散電路元件及/或其他信號處理裝置整合，作為(a)諸如主機板之中間產品或(b)最終產品之部分。最終產品可為包括半導體晶片之任何產品，其範圍為玩具及其他低端應用至具有顯示器、記憶體、鍵盤或其他輸入裝置及中央處理器的進階電腦產品。
1:源極/汲極(S/D) 2:鰭片 2B:鰭片 2T:鰭片 3:閘極 3B:閘極 3T:閘極 4:接地 5:蝕刻終止層 6:閘極接點 6B:閘極接點 6T:閘極接點 7:互連導線 8A:VTFET裝置/VTFET 8B:底部VTFET 8C:VTFET 8D:VTFET 11A:VTFET 11B:底部VTFET/下部層級VTFET 11C:VTFET 11D:VTFET 20:Vdd 21:底部S/D 22B:鰭片 22T:鰭片 23B:閘極 23T:閘極 24:接地 26B:閘極接點 26T:閘極接點 27:導線 28B:輸出連接件 28T:輸出連接件 29:導線 31:底部S/D 33:VTFET 34:VTFET 35:蝕刻終止層 41:頂部S/D 54:接地連接件 61:頂部S/D 71:頂部S/D 80:Vdd 81:底部S/D 82B:最左鰭片 82T:最右鰭片 83B:閘極 83T:閘極 84:接地 85:接地連接件 86B:閘極接點 86T:閘極接點 87:導線 88B:輸出連接件 88T:輸出連接件 89:導線 90:Vdd 91:底部S/D 92A:第一PFET VTFET 92B:第一NFET VTFET 92C:第二PFET VTFET 92D:第二NFET VTFET 93B:閘極 93T:閘極 94:接地 95:接點 95B:接點 96B:閘極接點 96T:最左閘極接點/最右閘極接點 97:互連導線 98B:輸出連接件 98T:輸出連接件 99:互連導線 100:半導體結構 101:底部S/D 105:接地連接件 111:底部S/D 121:頂部S/D 122A:PFET VTFET 122B:第一NFET VTFET 122C:PFET VTFET 122D:第二NFET VTFET 131:頂部S/D 192B:最左鰭片 192T:最左鰭片/最右鰭片 200A:半導體結構 200B:半導體結構 300:等角俯視圖 400:橫截面圖/半導體結構 500:橫截面圖/半導體結構 600:橫截面圖 700:橫截面圖 800:橫截面圖 900:電路示意圖 1000A:等角俯視圖 1000B:等角仰視圖 1100:電路示意圖 1200A:等角俯視圖 1200B:等角仰視圖 A:輸入信號/信號輸入 B:輸入信號/信號輸入 C:輸出信號 Vdd:供電電壓 Vss:接地電壓或接地
本發明之各種實施例的以上及其他態樣、特徵及優點將自結合隨附圖式進行之以下描述更顯而易見。
圖1為根據本發明之實施例的習知垂直堆疊之垂直傳輸半導體裝置之半導體結構的橫截面圖。
圖2A為根據本發明之實施例的在不同半導體結構層上形成兩個堆疊之垂直傳輸場效電晶體(VTFET)之後的半導體結構之橫截面圖，該等電晶體具有半間距接觸閘極間距(CGP)偏移。
圖2B為根據本發明之實施例的具有四個堆疊之VTFET的半導體結構之橫截面圖，其中各頂部VTFET與鄰近底部VTFET具有一半CGP之水平空間。
圖3為根據本發明之實施例的使用兩個堆疊之VTFET形成之反相器的半導體結構之俯視圖，其中頂部VTFET與底部VTFET之間具有半間距CGP偏移。
圖4為根據本發明之實施例的穿過圖3中所描繪之X1-X1的半導體結構之橫截面圖。
圖5為根據本發明之實施例的穿過圖3中所描繪之反相器之X2-X2的半導體結構之橫截面圖。
圖6為根據本發明之實施例的穿過圖3中所描繪之反相器之X3-X3的半導體結構之橫截面圖。
圖7為根據本發明之實施例的穿過圖3中所描繪之反相器之Y1-Y1的半導體結構之橫截面圖。
圖8為根據本發明之實施例的穿過圖3中所描繪之反相器之Y2-Y2的半導體結構之橫截面圖。
圖9為根據本發明之實施例的由兩輸入NOR電路組成之單電晶體強度裝置的電路示意圖。
圖10A為根據本發明之實施例的圖9之單強度電晶體結構的俯視圖。
圖10B為根據本發明之實施例的圖9之單強度電晶體結構的仰視圖。
圖11為根據本發明之實施例的由兩輸入NAND電路組成之單電晶體強度電晶體之電路示意圖。
圖12A為根據本發明之實施例的圖11之單強度電晶體結構的俯視圖。
圖12B為根據本發明之實施例的圖11之單強度電晶體結構的仰視圖。
20:Vdd
22B:鰭片
22T:鰭片
23B:閘極
23T:閘極
24:接地
26B:閘極接點
26T:閘極接點
27:導線
28B:輸出連接件
28T:輸出連接件
29:導線
31:底部S/D
33:VTFET
34:VTFET
41:頂部S/D
54:接地連接件
300:等角俯視圖

Claims (25)

  1. 一種半導體結構，該半導體結構包含： 一下部半導體層中之第一複數個垂直傳輸場效電晶體；及 一上部半導體層中之第二複數個垂直傳輸場效電晶體，其中該第二複數個垂直傳輸場效電晶體自該第一複數個垂直傳輸場效電晶體偏移。
  2. 如請求項1之半導體結構，其中該上部半導體層中之該第二複數個垂直傳輸場效電晶體各自該下部半導體層中之該第一複數個垂直傳輸場效電晶體水平地偏移達一半之一接觸閘極間距。
  3. 如請求項1之半導體結構，其中該上部半導體層中之該第二複數個垂直傳輸場效電晶體各與該上部半導體層中之該第二複數個垂直場效電晶體中之一鄰近垂直傳輸場效電晶體具有一個接觸閘極間距之一水平距離。
  4. 如請求項1之半導體結構，其中該下部半導體層中之該第一複數個垂直傳輸場效電晶體各具有與一直接筆直的垂直連接件之一或多個接點。
  5. 如請求項4之半導體結構，其中與該直接筆直的垂直連接件之該一或多個接點各駐存於該上部半導體層中之該第二複數個垂直傳輸場效電晶體中的兩個鄰近垂直傳輸場效電晶體之間。
  6. 如請求項1之半導體結構，其中該下部半導體層中之該第一複數個垂直傳輸場效電晶體各具有一主動閘極上閘極接點(COAG)。
  7. 如請求項1之半導體結構，其中該第二複數個垂直傳輸場效電晶體存在至少一個主動閘極上閘極接點(COAG)。
  8. 如請求項1之半導體結構，其中該上部半導體層中之該第二複數個垂直傳輸場效電晶體各自該下部半導體層中之該第一複數個垂直傳輸場效電晶體水平地偏移達在0.3至0.7接觸閘極間距之間的一範圍。
  9. 一種半導體結構，該半導體結構包含： 一下部半導體層中之一第一垂直傳輸場效電晶體；及 一上部半導體層中之一第二垂直傳輸場效電晶體，其中該第一垂直傳輸場效電晶體自該第二垂直傳輸場效電晶體偏移達一半之該第二垂直傳輸場效電晶體之一接觸閘極間距。
  10. 如請求項9之半導體結構，其中該第一垂直傳輸場效電晶體具有一筆直的垂直接點且該第二垂直傳輸場效電晶體具有一筆直的垂直接點。
  11. 如請求項9之半導體結構，其中該第一垂直傳輸場效電晶體為一第一類型場效電晶體且該第二垂直傳輸場效電晶體為一第二類型場效電晶體。
  12. 如請求項9之半導體結構，其中該偏移為一半之該第二垂直傳輸場效電晶體之一接觸閘極間距。
  13. 如請求項9之半導體結構，其中該偏移為在0.3至0.7該第二垂直傳輸場效電晶體之一接觸閘極間距之間的一範圍。
  14. 一種半導體結構，該半導體結構包含： 一上部半導體層中之一或多個垂直傳輸場效電晶體，其中該上部半導體層中之該一或多個垂直傳輸場效電晶體分離達一個接觸閘極間距； 一下部半導體層中之一或多個垂直傳輸場效電晶體，其中該下部半導體層中之該一或多個垂直傳輸場效電晶體分離達一個接觸閘極間距；且 其中該上部半導體層中之該一或多個垂直傳輸場效電晶體自該下部半導體層中之該一或多個垂直傳輸場效電晶體偏移。
  15. 如請求項14之半導體結構，其中該下部半導體層中之該一或多個垂直傳輸場效電晶體具有連接至該上部半導體層中之該一或多個垂直傳輸場效電晶體上方之互連佈線的直的垂直接點。
  16. 如請求項14之半導體結構，其中該下部半導體層中之該一或多個垂直傳輸場效電晶體各具有一主動閘極上接點(COAG)。
  17. 如請求項14之半導體結構，其中該下部半導體層中之該一或多個垂直傳輸場效電晶體為一第一類型場效電晶體，且其中該上部半導體層中之該一或多個垂直傳輸場效電晶體為一第二類型場效電晶體。
  18. 如請求項14之半導體結構，其中該偏移達在0.3至0.7該接觸閘極間距之間的一範圍內。
  19. 一種半導體結構，該半導體結構包含： 一下部半導體層中之第一對垂直傳輸場效電晶體； 一上部半導體層中之第二對垂直傳輸場效電晶體，其中該上部半導體層中之該第二對垂直傳輸場效電晶體中之各者自該下部半導體層中之至少一個垂直傳輸場效電晶體水平地偏移達一半之一接觸閘極間距；且 其中該下部半導體層中之該第一對垂直傳輸場效電晶體為並聯連接之一第一類型之垂直傳輸場效電晶體，且該上部半導體層中之該第二對垂直場效電晶體為串聯連接之一第二類型之垂直傳輸場效電晶體。
  20. 如請求項19之半導體結構，其中該下部半導體層中之該第一對垂直傳輸場效電晶體中之各者及該上部半導體層中之該第二對垂直傳輸場效電晶體中之各者具有至該第二對垂直傳輸場效電晶體上方之一互連導線的一筆直的垂直接點。
  21. 如請求項19之半導體結構，其進一步包含： 一底部導電平面，其連接至該下部半導體層中之該第一對第一類型垂直傳輸場效電晶體中之至少一者；及 一電力軌，其在該上部半導體層中之該第二對第二類型垂直傳輸場效電晶體中之至少一者上方且連接至該至少一者。
  22. 如請求項21之半導體結構，其中該下部半導體層中之該第一對垂直傳輸場效電晶體以及該第二對垂直傳輸場效電晶體形成一兩輸入NOR電路。
  23. 一種半導體結構，該半導體結構包含： 一下部半導體層中之第一對垂直傳輸場效電晶體； 一上部半導體層中之第二對垂直傳輸場效電晶體，其中該上部半導體層中之該第二對垂直傳輸場效電晶體中之各者自該下部半導體層中之至少一個垂直傳輸場效電晶體水平地偏移達一半之一接觸閘極間距；且 其中該下部半導體層中之該第一對垂直傳輸場效電晶體為串聯連接之一第一類型之垂直傳輸場效電晶體，且該上部半導體層中之該第二對垂直場效電晶體為並聯連接之一第二類型之垂直傳輸場效電晶體。
  24. 如請求項23之半導體結構，其中該下部半導體層中之該第一對垂直傳輸場效電晶體中之各者及該上部半導體層中之該第二對垂直傳輸場效電晶體中之各者具有至該第二對垂直傳輸場效電晶體上方之一互連導線的一筆直的垂直接點。
  25. 如請求項23之半導體結構，其中該下部半導體層中之該第一對垂直傳輸場效電晶體以及該第二對垂直傳輸場效電晶體形成一兩輸入NAND電路。
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